利用quartusII来对逻辑电路进行仿真并且得出仿真图

最新推荐文章于 2024-12-25 20:10:08 发布
最新推荐文章于 2024-12-25 20:10:08 发布
阅读量6k 收藏 20
点赞数
文章标签： http
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/jdhsklhd/article/details/114848799
版权
本文指导如何利用quartusII软件新建工程，选择逻辑元件（or2、and2、not门），建立并连接电路，进行编译及仿真操作，最终生成仿真图。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

一·打开quartus，新建一个工程（步骤：file-new-block diagram/schematic file-ok）如图：
在这里插入图片描述
二、开始建立逻辑电路
（1）点击如下图所示的标志
在这里插入图片描述
（2）在弹出窗口中选择：文件夹-primitives-
logic or pin）选择or2、and2（double）、not
如图：
在这里插入图片描述
三、连接线路（如下图）并且保存
PS:在连接线路之间不能出现星号和处连接之外的黑点
在这里插入图片描述
四、编译
如图所示即连接正确

最低0.47元/天 解锁文章
away206
关注
在Quartus-II 用门电路设计一个D触发器,并进行仿真，时序波形验证
w_pig的博客
11-14 885
1
EDA（Quartus II）——乐曲硬件演奏电路设计
热门推荐
楠潼的博客
02-27 2万+
实验目的： 学习设计硬件乐曲演奏电路以及相关的控制电路。 实验原理： 组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需要的两个基本要素，问题是如何来获取这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现乐曲的演奏效果。 如图1所示为乐曲硬件演奏的电路原理图。其中rom_liangzhu为歌曲“梁祝”部分音符数据产生器，cnt_1为地址发生器，decoder_1为初始值设置译码器，dvf为数控分频器，PLL2和PLL3为分频器，其中PLL2将10MHz的信号分频成为1MHz和
用quartus画的时钟电路图.rar
06-01
用最简单的电路图去描述一个复杂的时钟，简单实用很有用，连接上相应的实验箱，非常适用于数电实验。
EDA quartus自带仿真工具仿真
ganhui13000的博客
10-09 6504
EDA quartus自带仿真工具仿真
使用Quartus新建一个工程，电路原理图，超详细
chaihanlin的博客
12-21 1万+
如何新建一个Quartus工程 想当初作为一个刚刚学数电的人，对这款全英文的软件不是很熟悉，想要掌握好首先得学会新建一个工程。 打开Quartus （我使用的是18.1标准版） 点击新建工程 第一个是文件存放的目录，我们可以直接输入文件夹名（如果没有建立的话），等下新建的时候会询问你是否新建一个文件夹，点击Yes。 第二个是工程名，输入名字，第三个会自动补充。 点击next 不用添加文件，点击next 我使用的是这个系列的器件，看情况添加。 不用modelsim就不加了，点击next 好
利用Quartus-II进行仿真实验
qqq080的博客
03-30 1万+
目录一、 实验目的：在 Quartus-II 中自己用门电路设计一个D触发器，并进行仿真，时序波形验证。 实验环境：Quartus-II安装 参考资料：使用 一、
Quartus II 实验：1位全加器的原理图设计与仿真
实验主要包括设计全加器的真值表和逻辑图，使用Quartus II创建工程和图形输入文件，进行功能和时序仿真，并通过EDA实验箱进行硬件验证。在实验过程中，强调了未使用的引脚应设为三态输入以减少噪声干扰，并通过Tcl...
3人表决器 QuartusII
08-30
- 使用Quartus II的综合工具对VHDL代码进行编译和优化。 - 进行逻辑仿真以验证设计的正确性，确保所有可能的输入组合都能得到正确的输出。 - 如果仿真成功，可以将设计下载到FPGA硬件上进行实际测试。 在实际...
QuartusII软件实现VHDL计时电路设计
"本资源是关于使用Quartus II软件进行简易计时电路设计的教程，主要使用VHDL语言，实现数码管显示时间、可校准的计时频率以及整点时间闪烁功能。" 在电子工程领域，尤其是数字系统设计中，Quartus II是一款广泛使用...
【EDA】EDA技术Quartus仿真步骤(图表仿真)
刘星燎
04-10 4253
Quartus仿真步骤(图表仿真)
Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 原理图法利用 ROM 存储波形实现DDS（1）
DengFengLai123的博客
04-02 6743
系统框图 基于FPGA的DDS信号发生器系统框图如下图所示，采取查表法。 （1）对一个完整周期的波形进行采样，将采样点存在ROM中； （2）依次给出ROM的访问地址，即可输出一个完整的波形； （3）通过设置不同的频率控制字可以让ROM的访问地址以不同的步进值访问，这样起到改变输出波形的频率的作用； （4）通过设置不同的相位控制字可以让ROM的访问时的初始地址改变，这样起到改变输出波形初始相位的...
quartus c语言开发,FPGA设计开发软件Quartus II的使用技巧之： 编译及仿真工程
weixin_39850697的博客
05-27 1850
本文引用地址：http://www.eepw.com.cn/article/201706/348817.htm5.6 编译及仿真工程5.6.1 编译编译的步骤如下。(1)首先把顶层模块设置为Top-Level Entry，如图5.15所示。(2)选择“processing”菜单的“Start Compilation”选项进行编译，如图5.16所示。 图5.15 设置顶层模块 图5.16 开始编...
利用modelsim与quartus设计四位全加器与逻辑电路图
qq_53771444的博客
12-20 3684
使用示波器调李萨茹图形 李萨茹图形： 由在互相垂直的方向上的两个频率成简单整数比的简谐振动所合成的规则的、稳定的闭合曲线。 2、形成条件： 两个正弦沿着互相垂直方向振动合成。 3、规律： 当分振动振幅和频率一定时，它们的初相位决定了可以得到两类不同形状的李萨如图形，而不仅是有初相位差决定，一类是有两个端点的开放曲线，一类是连续的封闭的图形曲线。 实验重点 1.了解示波器的基本原理和结构。 2.学习使用试播观察波形和测量信号周期及其时间参数。 3.调出李萨茹图形。 辅助功能 实验仪器栏:存放实验所需的仪器
FPGA-Quartus II 13.1画逻辑门电路图的详细步骤
weixin_62773931的博客
10-05 7311
FPGA Quartus II 13.1中设计逻辑电路图的步骤
Quartus II 导出原理图
qq_64799200的博客
07-19 3111
在 Quartus 中，双击 REL Viewer 打开原理图，点击File>Export，即可弹出 PDF 保存目录。
QuartusⅡ如何使用代码生成原理图
最新发布
FY11111111的博客
12-25 1824
点击左上方工具栏里的空白文件图标，在弹出来的对话框中选择Block Diagram/Schematic File。如此就可以生成一个空白的原理图绘制界面，用来绘制整个程序的原理图，也就相当于用代码完成的顶层文件。2、分别生成各个模块的原理图。需要注意的是，如果选择顶层文件用原理图来表示，那么就不用写顶层文件的代码，如果选择用代码写顶层文件，就不需要绘制顶层文件的原理图，二者选其一即可，并且在这个工程里，只能添加其中一个到该工程。在弹出的Symbol对话框中，将各个模块对应的原理图拖到原理图绘制界面。
quartus写一个verilog的DDS 或叫做NCO，modelsim仿真
山南水北有一方的博客
04-25 3655
先上代码 module Carrier_NCO ( clock, reset, f_carrier_nco, //载波NCO频率控制字 cos_I, //余弦输出 sin_Q //正弦输出 ); parameter CARR_NCO_WIDTH = 8; //载波NCO累加位数 input clock; input r...
Quartus prim实现模块化电路设计，生成子电路元件并在Block Diagram File中调用的解决方案（关于FPGA的复杂工程设计的相关博客都会采用此方法）
qq_67109227的博客
10-19 2711
<1>新建工程 <2>新建Block Diagram File <3>保存为顶层文件 <4>新建Verilog HDL File 文件(用来编写子模块电路代码) <5>保存文件并命名文件 <6>调用元件 <7>设置端口属性
quartus ii 13.1 Block Diagram无法黏贴
qianshuyuankk的专栏
05-09 3075
系统win8 64软件 quartus ii 13.1 64最近使用Quartus II 时发现了一些小问题：工程顶层采用原理图设计，由于部分功能是之前做过了，现成的东西，直接拷贝过来就ok了，发现 strl+c ，ctrl+v不好使。。。。。。解决思路:1、打开windows上的剪切板（win8上可能要下个clipbrd.exe），拷贝时发现剪切板已经有了内容（虽然无法显示），但是原理图设计窗口...
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值