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https://github.com/conda-forge/miniforge/?tab=readme-ov-file#download简介Miniforge 是一个由社区驱动的软件包管理器和环境管理器，旨在提供一个轻量级的替代品来安装和管理 Python 及其相关库。以下是关于 Miniforge 的详细介绍：简介：优势：安装：在 macOS 或 Linux 上，使用终端运行下载的 sh 脚本，例如：配置环境变量：~/.bashrc文件来添加环境变量，例如：初始化 Conda：更新 Conda
2024-07-18 12:30:49
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原创 Chipyard
Chipyard是一个开源框架，用于敏捷开发基于Chisel的片上系统（SoC），它允许开发者利用Chisel硬件描述语言（HDL）、Rocket Chip SoC生成器以及其他Berkeley项目来创建具有从MMIO映射的外设到定制加速器的全功能的RISC-V SoC。
2024-07-15 14:39:44
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原创 数字IC设计流程
数字IC设计流程IC的设计过程可分为两个部分，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。
2023-12-13 15:57:49
456
原创 SystemVerilog的数据类型
logic类型logic是reg类型的改进，可以被过程赋值、连续赋值，门单元和模块所驱动。编译器可自动推断logic是reg还是wire。唯一的限制是logic只允许一个输入，不能被多重驱动，所以inout类型端口不能定义为logic。所以单驱动时用logic，多驱动时用wire。单驱动时logic可完全替代reg和wire，除了Evan提到的赋初值问题。多驱动时，如inout类型端口，使用wire。定宽数组...
2023-11-06 18:15:52
162
原创 仿真中文件读写
u unformatted 2 value data 二值类型(不区分x/z)%z unformatted 4 value data 四值类型(区分x/z)%g 指数或者十进制(输出实型数，输出较短结果)%f 十进制(输出实型数)%e (exponential) 指数(输出实型数)
2023-10-13 10:56:06
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原创 深度学习-相关概念
它结合了RMSProp和Momentum两种优化算法的思想，并且对参数的更新进行了归一化处理，使得每个参数的更新都有一个相似的量级，从而提高训练效果。是2014年提出的一种万金油式的优化器，使用起来非常方便，梯度下降速度快，但是容易在最优值附近震荡。Adam优化器是一种梯度下降算法的变体，用于更新神经网络的权重。Adam优化器计算出每个参数的独立自适应学习率，不需要手动调整学习率的大小，因此在实践中被广泛使用。Adam 优化器的主要功能是根据梯度信息来更新神经网络参数，从而最小化损失函数。
2023-07-31 11:47:49
406
原创 shell脚本
nohup 命令，在默认情况下（非重定向时），会输出一个名叫 nohup.out 的文件到当前目录下(如果不将 nohup 命令的输出重定向)，如果当前目录的 nohup.out 文件不可写，输出重定向到 $HOME/nohup.out 文件中。如果不添加任何逻辑符号，脚本中的命令将会按照行的顺序进行执行，当第一行命令 comman1 执行完后，然后才会启动第二行执行命令 command2。&& 左边的命令（命令 1）返回真(即返回 0，成功被执行）后，&& 右边的命令（命令 2）才能够被执行；
2023-07-31 03:35:21
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原创 cuda log
使用nvcc -V报错如下 not fondnvidia-sminvcc -VCUDA有两个主要的API，runtime API(nvcc -V 显示的cuda)和driver API(nivdia-smi中显示的cuda)，两者都有相应的版本(例如8.0、9.0等)。对driver API的必要支持(e.g. libcuda.so on linux)，是由GPU驱动安装程序安装的。
2023-06-28 19:17:02
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原创 电路设计的一些概念
论述1(转)时序电路，生成触发器，触发器是有使能端的，使能端无效时数据不变，这是触发器的特性。组合逻辑，由于数据要保持不变，只能通过锁存器来保存。第一个代码，由于是时序逻辑，生成的触发器在enable无效时就可以保存数据。跟锁存器无关。第二个代码就是在enable为低时，数据不变，因此要生成锁存器。论述2(转)所谓生成latch其实是针对使用always语句描述一个组合逻辑而言。因为如果描述时序逻辑总是使用时钟或者时钟+复位作为敏感列表条件，所生成的电路总是组合逻辑+DFF；如果是描述组合逻辑
2023-03-23 21:43:36
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原创 vim 实用教程
VIM 详细教程https://www.runoob.com/linux/linux-vim.html命令模式 (一般模式)：用户刚刚启动 vi/vim，便进入了命令模式。i 切换到输入模式，以输入字符。x 删除当前光标所在处的字符。: 切换到底线命令模式，以在最底一行输入命令。在一般模式中按下 :wq 储存后离开 vi底线命令模式在命令模式下按下:（英文冒号）就进入了底线命令模式。按ESC键可随时退出底线命令模式输入模式在命令模式下按下i就进入了输入模式。ESC，退出输入模式，切
2022-05-11 16:03:06
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原创 尺八假名谱入门
尺八乐谱的种类尺八的乐谱主要有两种，不同流派使用的乐谱也不同。这里所说的流派具体指“琴古流”和“都山流”，以下是这两种流派的乐谱。左边是琴古流乐谱，右边是都山流乐谱。看乐谱标题大家应该能明白这是同一首曲子，都是代表性的《六段调》。《六段调》作成于江户时代，为了让琴古流和都山流都能演奏，两种流派版本曲谱都被出版了。虽然是同一首曲子，但不同流派的谱子写法不同，乐句也有些许不同。在这类细节上就能感受到各个流派的异同。琴古流和都山流乐谱的不同那么到底应该怎么读尺八乐谱呢？第一次看到尺八谱的朋友应该不知道这是
2022-05-05 17:19:22
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原创 芯片验证漫游指南-读书笔记
2 验证的策略2.1 设计的流程芯片功能的细分人员的任务分配TLM（事务级模型，transaction level Model），用于早期的设计和验证。如果足够准确，可以代替验证人员的参考模型，2.1.1 TLM模型的需求和ESL开发为了软件和硬件人员同时进行开发，需要系统结构人员构建一个高抽象级的系统。通过将功能描述成可运行的系统，让软硬件人员子在早期利用该系统可以并行开发的方式称为ESL（电子系统级，electronic system-level）开发。2.1.2 传统的系统设计流程瀑
2022-04-06 21:51:56
1148
原创 Native FIFO Constraints
#################################################################################------------------------------------------------------------------------------## Native FIFO Constraints ##------------
2022-01-24 10:55:21
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原创 跨时钟域的设计
文章目录1.同步时钟2.异步时钟不同源同源但频率比不是整数倍同源虽频率比为整数倍但不满足时序要求3.跨时钟域传输：慢到快延迟打拍法延迟采样法4.跨时钟域传输：快到慢电平信号同步脉冲信号同步多位宽数据同步FIFO竞争冒险总结1.同步时钟数字设计中，一般认为，频率相同或频率比为整数倍、且相位相同或相位差固定的两个时钟为同步时钟。或者理解为，时钟同源且频率比为整数倍的两个时钟为同步时钟。同源同频同相位同源同频不同相位同源不同频但存在整数倍分频比2.异步时钟工作在异步时钟下的两个模块进行数据交互时，
2022-01-21 01:52:25
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原创 IEEE STANDARD FOR SYSTEMVERILOG - 4. Scheduling semantics
SystemVerilog描述由连接的执行线程或进程组成。进程是可以计算的对象，可以具有状态，可以响应输入上的更改以产生输出。进程是并发调度的元素，例如初始过程。进程的例子包括但不限于，primitives; initial, always, always_comb, always_latch, and always_ff procedures; continuous assignments; asynchronous tasks; and procedural assignment statements。
2022-01-19 20:16:58
324
转载 关于超频的原理
CPU的电阻随着频率升高而升高（？），如果电压低了，会造成内部电流过小，这就意味着电信号不显著，从而无法被识别，也就是无法工作。所以，正确步骤是：先调高工作频率，启动，如果启动并持续工作正常，就不用加压。如果不启动，或者工作状态不稳定，就调高电压直至工作正常。同时检测CPU温度，如果温度太高，即便工作也不推荐。...
2022-01-17 12:47:17
361
原创 SV : Clocking Block
SystemVerilog Clocking Block1step#1step是systemverilog引入的一种新的能力，主要为了解决采样的问题。step时间单位其实就是我们定义的最小的时间精度，换句话说，这也是仿真器在时间上进行调度的最小单位，在#1step的delay时间内，是不存在事件的。IEEE定义了#1step延迟会在当前time slot的Preponed Region进行采样，但这样实际上的效果和在上一个time slot的Postponed Region采样是一样的（有可能两个ti
2022-01-13 18:26:46
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原创 Xilinx LogiCORE AXI Verification IP (VIP)
简介Xilinx LogiCORE AXI Verification IP (VIP)core是为了支持客户设计的基于AXI的IP的仿真而开发的。AXI VIP是未加密的SystemVerilog源代码，由SystemVerilog类库和可综合的RTL组成。PG267工作模式(VIP)核心的使用方式如下:生成 master AXI命令并写入负载生成 slave AXI读负载和写响应检查AXI事务的协议遵从性AXI VIP有三种配置模式:AXI master VIPAXI slave
2022-01-12 14:06:55
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原创 SV：program block
提供执行测试平台的入口点创建一个容器来保存所有其他测试平台数据，例如任务、类对象和函数通过在仿真周期的反应区域内（reactive region）执行来避免设计中的竞争条件
2022-01-10 21:07:11
356
原创 sv：interface
Interface接口是一种将信号封装到block中的方法。interface apb_if (input pclk); logic[31:0] paddr; logic[31:0] pwdata; logic[31:0] prdata; logic penable; logic pwrite; logic psel;endinterfacemodport可是使用"mod
2021-12-30 20:54:24
647
原创 AXI总线
ZYNQ中的AXI接口共有9个，主要用于PS与PL的互联，包含以下三个类型：. AXI_ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。. AXI_HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四个，PL模块作为主设备连接。主要用于PL访问PS上的存储器（DDR和On-Chip RAM）. AXI_GP接口，是通用的AXI接口，总共有四个，包括两个32位主设备接口和两个32位从设备接口。详细参考h
2021-12-20 16:28:54
383
原创 Verilog 小模块
`define PACK_ARRAY(PK_WIDTH,PK_LEN,PK_SRC,PK_DEST) genvar pk_idx; generate for (pk_idx=0; pk_idx<(PK_LEN); pk_idx=pk_idx+1) begin assign PK_DEST[((PK_WIDTH)*pk_idx+((PK_WIDTH)-1)):((PK_WIDTH)*pk_idx)] = PK_SRC[pk_idx][((PK_WIDTH)-1):0]; end endgenerate
2021-12-09 15:49:07
135
原创 Linux文件系统备份与还原
备份系统首先成为root用户： $ su进入存放备份的目录： # cd /home备份系统的完整命令： # tar cvpzf backup.tgz –exclude=/proc –exclude=/lost+found –exclude=/home/backup.tgz –exclude=/mnt –exclude=/sys /恢复系统切换到root用户，并把文件“backup.tgz”拷贝到分区的根目录下。使用下面的命令来恢复系统： # tar xvpfz backup.tgz -C /
2021-12-08 15:03:33
1124
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区块链技术指南—电子书
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