vivado下ERROR: [USF-XSim-62] [VRFC 10-3180]

已于 2022-06-14 18:21:15 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2020-04-21 02:28:02 首次发布
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本文详细描述了在Vivado中使用两个相同名称的IP模块时遇到的问题及解决方案。当两个IP生成了同名的xx.v文件，后生成的会覆盖先前的文件，导致先生成的IP在仿真时出现端口丢失错误。文章提供了详细的错误信息和定位问题的方法。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

ERROR: [USF-XSim-62] ‘elaborate’ step failed with error(s). Please check the Tcl console output or ‘C:/workplace/VIVADO/resize/resize.sim/sim_1/behav/xsim/elaborate.log’ file for more information.

elaborate.log内容：ERROR: [VRFC 10-3180] cannot find port ‘threshold’ on this module

原因：两个 IP生成了同样名字的xx.v，实例化这两个IP时xx.v都被拷贝到’C:/workplace/VIVADO/resize/resize.sim/sim_1/behav/xsim’下，先生成的被后生成的覆盖。导致先生成的IP提示有些port丢失。

使用MATLAB对VIVADO工程进行simulink仿真
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以前我的FPGA工程都是自己编写TESTBENCH进行仿真，不过有几个缺点： 1，随着工程的复杂程度，需要编写的TESTBENCH也越来越复杂，工作量太大。 2，输入信号不好模拟，只能生成一些比较标准的信号。复杂信号的产生也是需要很大的工作量。 最近发现MATLAB和XILINX官方有合作的simulink，可以很方便地对VIVADO工程进行仿真，就把自己做的一个小工程拿来练习了一下。 我用的是MATLAB2018，首先打开里面的simulink，如下所示： ![在这里插入图片描述](https://img
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我出现这个错误的原因是block design 加了pin脚后没有选择右键generate output products 导致的，重新点击这个，再create HDL wrapper 就好了 下面的是其他原因导致的，大家根据自己情况参考下 vivado关于添加IP后错误提示[VRFC 10-3180]_BOZI_didiao的博客-CSDN博客 ...
vivado报错ERROR: [USF-XSim-62] [VRFC 10-3180]
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vivado的功能不够完善，我明明写的毫无问题，但就是报错，除了网上碰到的其他情况，我有一种说简单也简单，说复杂也复杂的解决办法。
vivado仿真出现报错[USF-XSim-62] elaborate step failed with error(s).
livefory的博客
03-20 594
比方说，在message下面我的仿真就调用了一堆g95的文件，而在我查阅deepseek后发现二者毫无关联，也就是说，编译器找错地方了。简单来说，就是vivado在仿真的时候，会从你设置的环境变量的目录下调用文件。如果你同时发现了如下的报错，那么很可能就是环境变量的问题。至于解决方法，把你之前可能是自己添加的环境变量都删掉就行。至于我为什么会添加，是因为之前有软件下载的时候教程里是这么写的（摊手）。也就是说，有其他的环境变量干扰了编译器的判断，编译器进错了文件，自然就完成不了仿真。
vivado报错ERROR: [USF-XSim-62]
weixin_73520376的博客
11-06 3419
后添加文件，即使.log文件中没有error也可能编译失败。解决 将相应目录下文件删干净 或另开一个工程。可能是由于先前未写文件而直接行为仿真。
vivado关于添加IP后错误提示[VRFC 10-3180]
BOZI_didiao的博客
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vivado关于添加IP后错误提示[VRFC 10-3180] [VRFC 10-3180] 错误提示大致内容是“cannot find port 'xxx' on this module”，找不到定义的端口。 添加IP核后出现这类错误提示大概率是因为有IP核重名了，如果正常添加系统自带IP核的话即便是有重名也会有提示。 但是添加自定义的IP核后，要确保自定义的IP核所含有的IP核不要跟程序的IP核重名。 如下图自定义的IP核中的时钟IP核与添加的IP核重名了，导致错误。 检查IP核是否重名方法 点击
[USF-XSim-62] ‘elaborate‘ step failed with errors.[Vivado 12-4473] Detected error while running sim
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[USF-XSim-62] ‘elaborate’ step failed with error(s). Please check the Tcl console output .and [Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation. 出现的问题如下： 翻译出来：[USF-XSim-62] 'elaborate’步骤失败，出现错误。请检查
Vivado 错误代码 [USF-XSim-62] [XSIM 43-4316] 解决思路
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[USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'E:/MY_PROJECT/RADAR/PCIE_12_CHAN/PCIE_12CHAN_64RCV/PCIE_12CHAN_64RCV.sim/sim_1/behav/xsim/xvhdl.log' file for more information.
vivado仿真运行报错 [USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'D:/mdybook/mux2/mux2.sim/sim_1/behav/xsim/xvlog.log' file for more information.
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嗯，用户遇到了Vivado仿真中编译步骤失败的问题，具体是USF-XSim-62错误，需要分析xvlog.log日志来找解决方案。首先，我得回忆一下常见的Vivado编译错误原因。可能包括语法错误、文件路径问题、IP核未正确生成，或者...
[USF-XSim-62] ‘elaborate‘ step failed with error(s) while executing ‘E:/hcr/29_ov5640_udp_pc/ov5640_
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fpga仿真错误[USF-XSim 62] 'compile' step failed with error(s).
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编译通过，但是仿真不了，错误如下（在改代码之前还可以仿真的，而且仿真代码没改动）百度了，说一定是自己的代码有问题，但是找不到问题呀！之后看了下vlog.log文件，发现下面的错误这个错误的意思是用的变量，先使用，再定义的,如下代码就会仿真不了（下面的代码只是示例）aaa blk( .clk(clk), .a_in(a_in), .b_out(b_out) ); reg a_in; wire b_o...
vivado报错：USF-XSim-62的常见解决办法
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vivado报错：USF-XSim-62的常见解决办法（亲测有效）
INFO: [USF-XSim-69] 'elaborate' step finished in '1' seconds INFO: [USF-XSim-99] Step results log file:'C:/Users/zhuang/Desktop/graduated_design/FPGA_demo_code/dilate_rode_demo/dilate_rode_demo.sim/sim_1/behav/xsim/elaborate.log' ERROR: [USF-XSim-62] 'ela
最新发布
03-31
### Vivado 中 USF-XSim-62 错误分析与解决方案 在使用 Vivado 进行 Verilog 实验时，如果遇到 `[USF-XSim-62] 'elaborate' step failed with error(s)` 的错误提示，通常表明仿真过程中静态综合阶段失败。以下是可能的原因及其对应的解决方法： #### 1. 静态综合失败 错误日志显示 `Static elaboration of top level Verilog design unit(s) in library work failed`[^2]，这说明顶层设计单元的静态综合未能成功完成。 ##### 解决方案： - **检查顶层设计文件**：确认顶层模块的设计是否正确实现，尤其是端口声明、实例化以及信号连接部分是否存在语法错误或逻辑冲突。 - **验证库配置**：确保使用的库（library）已正确定义并加载到项目中。可以通过以下命令检查当前工作库的状态： ```tcl puts [get_libs] ``` #### 2. 文件权限问题 错误描述提到需要检查执行脚本是否有正确的读写权限[^3]。如果编译脚本因权限不足而中断，则可能导致此错误。 ##### 解决方案： - 确认所有相关文件具有适当的访问权限。可以在 Windows 资源管理器中右键点击目标目录，进入属性设置界面调整安全选项；或者通过命令行工具赋予必要权限： ```bash chmod +rwx D:/vivado/LED_8light/ ``` #### 3. 输入输出定义不当 根据提供的代码片段，在模块外部直接定义输入输出变量是一种不合法的操作方式。 ##### 正确做法： 应将所有的 I/O 定义放置于模块头内部作为参数传递的一部分。修改后的代码如下所示： ```verilog module multiplier_sim( input wire [31:0] multiplicand, input wire [31:0] multiplier, output reg [31:0] product ); // 模块功能实现... endmodule ``` #### 日志审查建议 除了上述具体技术层面的排查外，还应当仔细阅读由 Vivado 自动生成的日志文档 (`elaborate.log`) 来获取更详细的诊断信息。这些记录能够提供关于确切发生位置及原因的重要线索。 --- ###
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