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RSS订阅转载 选择VHDL还是verilog HDL？
选择VHDL还是verilog HDL？硬件描述语言HDL（Hardware Describe Language） HDL概述 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 VHDL和Verilog
2005-12-14 00:04:00
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原创 我的VHDL学习笔记（5）
三态门三态门的应用 三态门的有很多的实际应用，比如数据和地址BUS的构建，RAM或堆栈的数据端口设计等。三态门的设计 当输入输出状态时，dataout注：尽可能不用Z做比较值，表达式和操作数。否则综合会出错。VHDL虽然不区分大小写，但是高阻态已经定义为大写Z。大多数FPGA器件内部都无法构成三态门，所以只能用多路选择器的结构来实现，有的甚至在端口都无法实现。双向端口设计双向端口inout
2005-12-13 07:42:00
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原创 我的VHDL学习笔记（4）
q : bufferr integer rang 15 dwonto 0 -- 定义q为buffer类型的端口，此端口的数据类型为integer，此整数的取值范围是从15到0。注：1.integer 的取值可用符号的32位2进制数表示。2.需要注意的是，VHDL仿真器将integer类型作为有符号数处理，而VHDL综合器则将integer作为无符号数处理。而且VHDL综合器要求必须使用rang
2005-12-11 05:08:00
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原创 我的VHDL学习笔记（3）
CASE语句，属于顺序语句，因此必须放在process中使用，用法如下：case expression iswhen choice => sequential_statements --quential_statements 顺序语句构成，语句间用；隔开。when choice => sequential_statements. . .（when others=>sequential_s
2005-12-10 02:59:00
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原创 我的VHDL学习笔记（2）
边沿检测：为了确保clk发生的了一次由0到1的上升跳变，采用如下语句：clkevent and (clk= 1 ) and ( clklast_vaule= 0 )其他表达方式：clk=1 and clklast_vaule=0 rising_edge(clk)--必须打开std_logic_1164程序包
2005-12-09 06:01:00
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空空如也
空空如也
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