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芯路
文章平均质量分 72
jg24
这个作者很懒,什么都没留下…
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我的VHDL学习笔记(2)
边沿检测:为了确保clk发生的了一次由0到1的上升跳变,采用如下语句:clkevent and (clk= 1 ) and ( clklast_vaule= 0 )其他表达方式:clk=1 and clklast_vaule=0 rising_edge(clk)--必须打开std_logic_1164程序包原创 2005-12-09 06:01:00 · 1720 阅读 · 1 评论 -
我的VHDL学习笔记(4)
q : bufferr integer rang 15 dwonto 0 -- 定义q为buffer类型的端口,此端口的数据类型为integer,此整数的取值范围是从15到0。注:1.integer 的取值可用符号的32位2进制数表示。2.需要注意的是,VHDL仿真器将integer类型作为有符号数处理,而VHDL综合器则将integer作为无符号数处理。而且VHDL综合器要求必须使用rang原创 2005-12-11 05:08:00 · 2379 阅读 · 0 评论 -
我的VHDL学习笔记(3)
CASE语句,属于顺序语句,因此必须放在process中使用,用法如下:case expression iswhen choice => sequential_statements --quential_statements 顺序语句构成,语句间用;隔开。when choice => sequential_statements. . .(when others=>sequential_s原创 2005-12-10 02:59:00 · 2165 阅读 · 1 评论