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RSS订阅原创 HDLBits(2)--shift register & Conway‘s game
第二步：使用加法对每个单元格进行计数，对于d_loop来讲，只对[1:16][1:16]的范围进行计数，即对应着原二维数组[0:15][0:15]的全计数。还有需要注意的一点是，只有Q3的w输入来自于KEY[3]，其余的来自于Q[i+1]第四步：将二维数组转为一维数组进行输出。都不是：输出上一个时钟的输出结果Q。第三步：使用case语句进行判断。16的二维数组扩展为18。
2024-07-05 15:59:31
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原创 HDLBits(1)--counter计数器
/比较难理解c_load信号是干嘛的，准确来说，c_load指令负责当计数器复位或是计满后（12），将计数器再赋值为1（c_d）。//这道题只是特别麻烦而已，注意ss,mm,hh都要实现BCD计数。//modulo-10(BCD)计数器的特点就是使用BCD码且只计十位，因此可以实现：10个1为10，10个10为100，10个100为1000的累加计数方式。//这道题主要需要搞清楚进位关系，例如ena[2]==1不仅需要q[7:4]已经计数到9，还需要在这个时钟下q[7:4]仍需加一（ena[1]==1）
2024-06-30 23:52:50
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原创 【华为笔试真题】第三篇（信号与系统、C、FPGA）
对数据的重视使面向对象编程具有封装性，继承性和多态性的特点，就是把所有的属性都放置在一个固定的地方，然后提供一个接口供你使用，而你只能够使用这些属性，而不用知道它们是如何的定义的，从而在各方面提高了编程的效率。在实际应用中，尽管放大器有很高的开环增益，但仍需通过负反馈的方法降低实际工作增益，以改善系统的线性度、减少失真、提高系统稳定性和适应性。一种解决异步复位产生的不稳定的方法叫做异步复位同步释放机制，即异步复位信号有效后，等待下一个时钟沿的到来才生效，B选项正确。（即输入为零）的情况下的行为。
2024-04-07 21:31:31
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原创 【华为笔试真题】第二篇 （11~20）
TTL的特点有：速度快（比CMOS快），功耗高（静态功耗比CMOS高，因为TTL使用双极性晶体管，在非导电情况下仍然消耗电流），抗噪声能力强，电压范围较窄。TTL电平输出最低是小于0.8V的，而对于CMOS来说，输入低电平的最大值是1.5V，显然TTL的输出低电平是满足CMOS输入低电平的。通常系统总线是由CPU管理的，在DMA方式时，就希望CPU把这些总线让出来，即CPU连到这些总线上的线处于高阻态，而由DMA控制器接管，控制传送的字节数，判断DMA是否结束，以及发出DMA结束信号。
2024-03-26 17:23:35
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原创 【Verilog实例】第一篇--SPI串行总线
SPI(Serial Parallel Bus)总线是Motorola公司提出的一个同步串行外设接口，允许CPU 与各种外围接口器件(包括模/数转换器、数/模转换器、液晶显示驱动器）以串行方式进行通信、交换信息。他使用4条线：串行时钟线(SCK)、主机输入/从机输出线(MISO)、主机输出/从机输入线(MOSI)、低电平有效的使能信号线(CS)。这样，仅需3～4根数据线和控制线即可扩展具有SPI接口的各种I/O器件，其典型结构如图所示：
2024-03-22 13:22:51
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原创 【华为笔试真题】第一篇 （01~10）
使用格雷码可以避免这种错误。如果我们想让系统中的时钟沿能够正确的采集到数据，那么需要建立时间的余量/裕量(Setup Slack，简写为Sslack) = 建立时间(Ts) - 建立时间的门限(T_setup) ≥ 0，且保持时间的余量/裕量(Hold Slack，简写为Hslack) = 保持时间(Th) - 保持时间的门限(T_hold) ≥ 0，采集到的数据最准确的地方就是在满足建立保持时间的情况下时钟沿采集到数据的中间位置。&+一个操作数：归约与，&m是将m中所有比特相与，最后的结果为1bit。
2024-03-20 11:02:32
2023
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空空如也
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