![](https://img-blog.csdnimg.cn/20201014180756919.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
Verilog刷题
文章平均质量分 92
JINGYIorJINNY
这个作者很懒,什么都没留下…
展开
-
HDLBits(2)--shift register & Conway‘s game
第二步:使用加法对每个单元格进行计数,对于d_loop来讲,只对[1:16][1:16]的范围进行计数,即对应着原二维数组[0:15][0:15]的全计数。还有需要注意的一点是,只有Q3的w输入来自于KEY[3],其余的来自于Q[i+1]第四步:将二维数组转为一维数组进行输出。都不是:输出上一个时钟的输出结果Q。第三步:使用case语句进行判断。16的二维数组扩展为18。原创 2024-07-05 15:59:31 · 748 阅读 · 0 评论 -
HDLBits(1)--counter计数器
/比较难理解c_load信号是干嘛的,准确来说,c_load指令负责当计数器复位或是计满后(12),将计数器再赋值为1(c_d)。//这道题只是特别麻烦而已,注意ss,mm,hh都要实现BCD计数。//modulo-10(BCD)计数器的特点就是使用BCD码且只计十位,因此可以实现:10个1为10,10个10为100,10个100为1000的累加计数方式。//这道题主要需要搞清楚进位关系,例如ena[2]==1不仅需要q[7:4]已经计数到9,还需要在这个时钟下q[7:4]仍需加一(ena[1]==1)原创 2024-06-30 23:52:50 · 943 阅读 · 0 评论