Verilog HDL
焦糖海盐甜甜圈
这个作者很懒,什么都没留下…
展开
-
牛客VL25输入序列连续的序列检测
首先声明一个数组,缓存八个时刻的a输入的数值。移位可以通过位截取操作和位拼接操作实现:a_tem[6:0]表示截取a_tem的低7位,{a_tem[6:0],a}表示把a_tem[6:0]和新输入的数值a拼接,a位于低位。序列缓存对比法,则是将八个时刻的数据缓存,作为一个数组,每个时刻的输入位于数组的末尾,数组其它元素左移,把最早输入的数据移出。然后将数组和目标序列对比,如果数组和目标序列相等,则说明出现目标序列。2.后面每一位不向后转移可能回到非IDLE状态,从序列开头开始检测。原创 2023-06-06 13:26:15 · 105 阅读 · 0 评论 -
verilog hdl中generate用法
verilog hdl中generate原创 2022-11-18 15:26:29 · 105 阅读 · 0 评论