verilog hdl中generate用法

最新推荐文章于 2024-07-13 19:54:11 发布

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分类专栏： Verilog HDL 文章标签： fpga开发

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Verilog中generate的使用 - 知乎

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例题

Bcdadd100 - HDLBits

不能用for进行循环中例化，必须用generate这样循环后能得到自动加序号的例化对象

for循环写法报错（未解决）

module top_module( 
    input [399:0] a, b,
    input cin,
    output cout,
    output [399:0] sum ); 


    wire [99:0]out; 
    integer i;
always@(*)begin
   
    for(i=0;i<100;i=i+1) begin
                if (i==0)begin
                  bcd_fadd u_bcd_fadd (
                      .a(a[3:0]),
                      .b(b[3:0]),
                      .cin(cin),
                      .cout(out[0]),
                      .sum(sum[3:0])
                     );  
                      end
                 else begin    
                   bcd_fadd ui_bcd_fadd(
                    .a(a[4*i+3:4*i]),
                    .b(b[4*i+3:4*i]),
                      .cin(out[i-1]),
                    .cout(out[i]),
                      .sum(sum[4*i+3:4*i])
                     );
                      end
           end
       
end
assign cout=out[99];
   endmodule