Picoblaze Jtag Loader in Vivado

最新推荐文章于 2023-03-23 20:02:54 发布

jokeshe

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文章标签： fpga开发

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Picoblaze Jtag Loader in Vivado

Picoblaze是一个好东西，Xilinx从Cpld年代开始支持，虽然逻辑上的改变不多，但工具上的支持还没完全切换到Vivado。现在要用Jtag loader必须要安装ISE开发工具，这给我们只安装Vivado的工程师带来了不便。本文从技术的角度探讨一下Vivado下如何上传Picoblaze编译后的软件代码，而不用重新去编译整个Vivado工程。

打开前篇文章所用工程，双击Source里面的jtag_loader_6

滚动鼠标，找到BSCANE2元件安装。在7系列里面有4个USER寄存器，也就是说我们可以在设计中最多用上4个这样的元件。这里参数JTAG_CHAIN设置的数字对应用户寄存器相应的数字。比如设置为1，就代表是USER1。右图为xc7s50_csga324.bsd文件里面关于JTAG指令。Picoblaze参考设计里面用的是USER2，用户可以自己修改。

我们先看看边界扫描状态机，有4个主要状态，TLR复位状态，IDLE空闲状态，DR数据移位相关状态，IR指令移位相关状态，如下图：

边界扫描元件的信号：

CAPTURE：边界扫描状态机处于Capture DR/IR状态下置1

DRCK：由TCK与其他逻辑产生的门控时钟，我们捕获数据用此时钟,平时为高或三态?

RESET：边界扫描状态机处于TLR状态下置1

SEL：边界扫描装载USER1~USER4指令后，SEL为高，直到其他IR指令装载

SHIFT：边界扫描状态机处于SHIFT状态下置1

TCK：外部边界扫描时钟信号

TDI：外部边界扫描数据输入信号

TMS：外部边界扫描测试模式选择信号

UPDATE：边界扫描状态机处于Update DR/IR状态下置1，此信号可作为移位后的数据并行锁存的时钟信号。

TDO：外部边界扫描数据输出信号，可以移位用户数据输出。

JTAG LOADER逻辑在CAPTURE DR状态下，装载上一次的数据到jtag_din_int，在SHIFT DR时候会逐步移出。

分析HDL代码，可以发现SHIFT DR状态下，数据移入方向:

TDI-_>control_reg_ce--> bram_ce -->jtag_we_int--> jtag_addr_int -->jtag_din_int-->TDO

如果有多个Picoblaze,则ce,we是一个向量。 jtag_addr_int在4K程序空间时候是12位，jtag_din_int是18位，内容来自汇编后生成的hex文件。用一个向量表示如下：

{ control_reg_ce, bram_ce, jtag_we_int, jtag_addr_int[0:11], jtag_din_int[0:17]}

其中bram_ce, jtag_we_int, jtag_addr_int[0:11], jtag_din_int[0:17]是分别接到Bram的EN、WE、ADDR跟DATA端口。如果jtag_we_int & control_reg_ce，执行写复位操作。如果~jtag_we_int & control_reg_ce，根据jtag_addr_int低4位地址来选择picoblaze一些状态配置输出（本次只装载，实际数需要下次发起shift dr才会从tdo输出，注意：输出是最先输出数在最低位）。

左图是一个编译后的一个HEX文件部分，可以看到这个HEX文件其实是文本文件，指令高位在左边。我们可以通过软件很容生成一个新的文件，按如下格式：