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modelsim 仿真无信号列表
modelsim 仿真无信号列表命令行用 vsim -novopt work.或者修改modelsim.ini里面的选项，去掉优化。ini 文件的具体改发 ，把voptflow =1 改为voptflow =0 ，并且打开，就是去掉前面的；————————————————版权声明：本文为CSDN博主「sun shang chao」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请...转载 2020-04-22 22:00:10 · 1749 阅读 · 0 评论 -
FPGA差分转单端，单端转差分 IBUFDS OBUFDS BUFG
Xilinx，IBUFDS原语IBUFDS #( .DIFF_TERM("FALSE"), // Differential Termination .IBUF_LOW_PWR("TRUE"), // Low power="TRUE", Highest performance="FALSE" .IOSTANDARD("DEFAUL...转载 2020-04-22 21:41:49 · 18716 阅读 · 0 评论 -
Quartus 工程中移除signaltap的方法
Quartus 工程中移除signaltap的方法问题描述：观察完信号之后，不想以后的quartus工程继续每次全编译都编译signaltap，加快编译时间办法：在quartus的project navigator中右击step1.step，选择移除即可...转载 2020-04-10 19:24:50 · 4122 阅读 · 0 评论 -
LogicLock： 逻辑锁定流程与实践：（时序约束、逻辑锁定、反标、增量编译）
LogicLock： 逻辑锁定流程与实践：（时序约束、逻辑锁定、反标、增量编译）https://weibo.com/p/1001603952035761388055?comment=12016年3月12日 02:50阅读 192016年3月12日 周六 晴 小玄子//*********************************1．合理规划设计层次并划分模块；...转载 2020-04-09 23:32:16 · 1649 阅读 · 0 评论 -
LogicLock 设计方法
LogicLock 设计方法http://www.360doc.com/content/11/1105/18/8045392_162037758.shtmlLogicLock是Quartus II内嵌的高级工具之一，通过FPGA物理位置的区域性约束完成提高设计性能、继承以往设计成果、增量编译和团队化设计等功能。本章主要内容：. LogicLock设计方法简介；. Logic...转载 2020-04-09 23:13:53 · 502 阅读 · 1 评论 -
quartus调用modelsim仿真每次都要重新打开modelsim吗？联合仿真每次都要关闭modelsim再重新打开吗
问题描述：每次在quartus 上修改testbench 后需要关掉modelsim 才能仿真吗？不关掉执行tool - EDA RTL simulation 会弹出错误提示框。这样好麻烦啊，求高手指点很多初学FPGA用quartus和modelsim联合仿真的朋友会有很多问号？？？？？“为什么，你跑的比别人快，飞得比别人高，别人看的都是你画的漫画，听的都是你写的歌~~~” 啪……写代...原创 2020-04-09 12:30:14 · 2588 阅读 · 3 评论 -
modelsim时序仿真查看中间信号，多位（128bits）如何一次性添加（# invalid command name "0"）
问题描述：只能从仿真左边的框框里一个一个的拖出来，一共有128位。如何把这多个bits同时引出来？modelsim做时序仿真，顶层文件 tdc_carry_chain.v 下面有一个module 叫 unsigned_adder.v 其中又例化了一个加法器ip核。由于 unsigned_adder 的输出还加了一级 128 bits 的D触发器，仿真的时候，想看 unsigne...原创 2020-04-07 15:58:31 · 3401 阅读 · 1 评论 -
什么是PHY
什么是PHYhttps://www.cnblogs.com/YINBin/p/10980936.html 转载自：那些城市那些年PHY（（Physical Layer，PHY））是IEEE802.3中定义的一个标准模块，STA（station management entity，管理实体，一般为MAC或CPU）通过SMI（Serial Manage Interface）对PHY的行...转载 2020-04-06 22:31:55 · 7229 阅读 · 0 评论 -
AXI4-Stream协议总结
AXI4-Stream协议总结转自：https://blog.csdn.net/wordwarwordwar/article/details/79566599转载长弓的坚持最后发布于2018-03-15 13:21:03阅读数 5198收藏展开AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模；一、接口信号描述 信号 源 ...转载 2020-04-06 22:14:11 · 432 阅读 · 0 评论 -
PCIe总线（协议简述）
PCIe总线（协议简述）转自：https://www.cnblogs.com/YINBin/p/10946247.html PCIe总线(协议简述) - 那些城市那些人 - 博客园1. PCIe基础知识PCI-Express（peripheral component interconnect express）是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，是由英特尔在...转载 2020-04-06 21:56:35 · 2493 阅读 · 0 评论 -
Modelsim SE-64 10.4 仿真无法stop，不出结果
今天仿真时候遇到一个Modelsim SE-64 10.4 的bug，仿真后始终停在如下画面，点击stop没反应后来发现是在删除clk信号后，仿真文件书写如下的原因：问题应该是 always 的begin end 之间没有任何内容造成的，后来整体注释掉就好了。问题解决。...原创 2020-04-03 11:57:12 · 1711 阅读 · 1 评论 -
如何在quartus下做逻辑锁定（quartus，逻辑锁定）
LIU_XF如何在quartus下做逻辑锁定（quartus，逻辑锁定）转载自：“https://www.cnblogs.com/liu_xf/archive/2012/08/25/2655964.html”摘要： 当你的设计做得越来越大，性能要求越来越高的时候，你就会发现，之前跑得好好的模块，怎么突然间不行了，其实这就是约束的问题，FPGA内部的布局布线就像我们画PCB时的自动...转载 2020-03-31 14:43:05 · 1483 阅读 · 1 评论 -
Quartus II出现*** Fatal Error: Uncaught C++ Exception Module: quartus.exe Stack Trace
*** Fatal Error: Uncaught C++ ExceptionModule: quartus.exeStack Trace:0xbded: RaiseException + 0x3d (KERNELBASE)0x454c9: _CxxThrowException + 0x85 (MSVCR90)0xc7e7: CFG_REGISTRY_KEY...转载 2020-03-27 22:42:09 · 6609 阅读 · 1 评论 -
Error: The core supply voltage value of '1.0V' is illegal for the currently
https://zhidao.baidu.com/question/585637062375409445.html在编译quartus，提示“1.0V” 电压不正确新建quartus工程，并编译后，出现如下错误”Error:The core supply voltage value of '1.0v“ is illegal for the currently select part"用...转载 2020-03-27 22:45:59 · 3613 阅读 · 0 评论 -
Illegal output or inout port connection for port 'load'.
今天在用modelsim仿真的时候遇到这个报错，后来发现原因是在verilog的源代码中，把输入的io口load的类型本来应该是input结果自动补全写成了inout，所以引起报错。处理方法，要么verilog代码把inout改回input，或者modelsim仿真的testbench对应inout类型的端口赋值时，应该用wire类型而不是reg。https://www.cnblogs.c...原创 2020-03-29 21:50:35 · 11098 阅读 · 0 评论