Illegal output or inout port connection for port 'load'.

最新推荐文章于 2024-07-28 11:17:54 发布
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分类专栏： FPGA
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今天在用modelsim仿真的时候遇到这个报错，后来发现原因是在verilog的源代码中，把输入的io口load的类型本来应该是input结果自动补全写成了inout，所以引起报错。

处理方法，要么verilog代码把inout改回input，或者modelsim仿真的testbench对应inout类型的端口赋值时，应该用wire类型而不是reg。

https://www.cnblogs.com/navieli/archive/2013/03/05/2944892.html

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大家好，我是爱编程的喵喵。双985硕士毕业，现担任全栈工程师一职，热衷于将数据思维应用到工作与生活中。从事机器学习以及相关的前后端开发工作。曾在阿里云、科大讯飞、CCF等比赛获得多次Top名次。现为CSDN博客专家、人工智能领域优质创作者。喜欢通过博客创作的方式对所学的知识进行总结与归纳，不仅形成深入且独到的理解，而且能够帮助新手快速入门。个人精心开设的《Python基础课程》专栏订阅量接近900，帮助不少同学解决了Bug。
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