EDA相关

VCS：

1、vcs选项-R表示编译完运行生成的可执行文件，-I表示开启dump vcd功能

2.Port name 'prog_counter' is invalid or has multiple connections

查了半天，原来是design的端口发生了变化，tb实例化时没有改。

3.可以在initial语句中利用延时只dump一段时间的波形，:

#50ns; 开始dump; #50ns; dumpoff;

4.覆盖率合并：

urg -full64 -metric line+tgl+cond+fsm+branch+group -warn none -dbname merge.vdb -report urgReport_data -dir

cov0909/merged.vdb_merged_1.vdb/

cov0910/merged.vdb_merged_1.vdb/

cov0913/merged.vdb_merged_1.vdb/

5. 波形裁剪：

fsdbextract source.fsdb -bt 1500ns -et 2000ns -o output.fsdb

source.fsdb是原始波形文件，-bt 1500ns裁剪的开始时间点 -et  2000ns裁剪的结束时间点，output.fsdb是截取出来的波形文件名

Verdi：

1.代码窗口字体设置，tools-preferences-General-Font and Size-Monospaced Font-Choose Font，可以选择的范围是10,12,14,18,24

2.在verdi波形文件中统计某个信号出现的次数

找到要查看的信号——>鼠标右键——>add/remove——>add counter signal by——>rising edge / failing edge/any change

3.使用编译好的simv打开verdi：

verdi -simflow -simBin ./simv -ssf xxx.fsdb -sswr signal.rc

4.verilog平台生成fsdb文件：https://zhuanlan.zhihu.com/p/259543794