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转载 Verdi查看delta time 波形方法

simulation选项:before verdi 1509:simv +fsdb+sequential +fsdb+glicth=0 +fsdb+region。view -> Expand Delta -> 勾选Regin Mode->点击Expand/Collapse time at Cursor。Verdi 可以查看delta time块内信号的变化情况,可以方便我们更好的了解仿真软件是如何工作的。就可以看到在某一时刻delta 时间内各信号的变化,红色框内还可以显示光标所在timeslot区域。

2024-06-27 09:37:21 6

原创 alias

【代码】alias。

2024-04-16 23:32:46 109

原创 vcs common elaboration

-kdb //use verdi to compile verdi database-kdb=common_elab // use vcs to compile verdi database completely

2024-03-27 14:13:33 189

原创 cadence社区

cadence社区

2024-03-12 15:46:34 334

原创 SpinalHDL

2020年的一次转变:从Verilog到SpinalHDL

2023-10-18 14:22:35 137

转载 RISC-V Debug 协议

¶那么,如何实现上面提到的 Abstract Command(比如读写寄存器,读写内存等)呢?Debug Spec 里面提到一种 Execution-Based 的方式,即在 Debug mode 下,核心依然在执行代码,只不过执行的是调试用的特殊代码。它做的就是轮询 Debug Module 等待命令,接受到命令以后,就去读写寄存器/内存,然后通过 data0-12 来传输数据。

2023-10-18 10:18:09 634

原创 tilelink协议

TileLink

2023-10-18 09:18:21 397

原创 SpyGlass-CDC_Training_01

原文链接:SpyGlass-CDC_Training_01 - 豆丁网

2023-08-01 11:00:50 141

转载 循环冗余检验 (CRC) 算法原理

crc原理

2023-08-01 10:21:39 120

原创 CIC 滤波器 汇总

了解传递函数中的极点和零点_zya1314125的博客-CSDN博客DSP中数字下变频的基础知识_zya1314125的博客-CSDN博客Multirate DSP and Its Application in A/D Conversion_zya1314125的博客-CSDN博客数字信号处理(四)CIC IP核滤波器详解(一)_cic滤波器实现的ip核_FPGA技术实战的博客-CSDN博客图文并茂!CIC滤波器的FPGA实现_Hack电子的博客-CSDN博客

2023-05-25 09:41:43 69

转载 Multirate DSP and Its Application in A/D Conversion

Multirate DSP leads to a more efficient A/D conversion.

2023-05-24 16:25:22 101

转载 DSP中数字下变频的基础知识

我们使用正交混合,它产生两个相同的振幅光谱,但也产生两个不相同的相位光谱,重叠区域的相位光谱允许我们恢复原始信息。由于这种重叠不是问题,2 MHz以上的频率分量不提供任何必要的信息,因此我们可以在数字混频器之后放置一个LPF,以仅保持低于2 MHz的频率分量。在本文中,我们研究了使用DDC的好处。我们看到DDC可以改善基本双下变频接收器的性能:它可以消除由模拟IF混频器产生的与失衡相关的失真,并避免模拟滤波器的相位失真。由于时域中的乘法对应于频域中的卷积,因此我们将得到图5中针对图3中的节点A和B的频谱。

2023-05-24 15:21:05 562

转载 OPENOCD入门使用FT2232H适配器进行SWD调试

这是我个人选择去的路线。错误:libusb_open()因LIBUSB_ERROR_ACCESS失败错误:未找到设备错误:无法使用vid 0403,pid 6010,描述'*'和串行'FTZ7O8O0'打开ftdi设备在未经许可的情况下在Linux中运行OpenOCD时,将弹出类似的错误消息。Segger J-LinkULINK芯片供应商将默认调试器嵌入到评估板(如STM32,EFM32和其他MCU系列)中总而言之,如果您没有足够的预算,时间或耐心,使用FT2232H的OpenOCD将是您的最佳选择。

2023-05-24 14:54:08 2425

转载 实现电容式触摸传感的电路和技术

例如,上面讨论的无指状充电/放电电路可能具有675个刻度的放电时间,然后是685个刻度,然后是665个刻度,然后是670个刻度,等等。为了实际执行电容式触摸感应,我们需要一种能够以足够的精度测量电容的电路,以始终如一地识别由手指的存在引起的电容增加。在基于频移的实现中,电容传感器用作RC振荡器的“C”部分,使得电容的变化引起频率的变化。当接近的手指引起传感器的电容增加时,振荡器的输出信号的频率减小,因此边缘计数也减小。即使电容的变化减少了10倍,我们仍然会在未接触的传感器和触摸的传感器之间产生13个差异。

2023-05-24 14:37:41 1632

转载 电容式触摸传感简介

我们通常认为电容器具有由两个导电板的面积,板之间的距离以及板之间的材料的介电常数确定的固定值。我们当然不能通过触摸来改变电容器的物理尺寸,但是我们可以改变介电常数,因为人的手指具有与其移位的材料(可能是空气)不同的介电特性。因此,手指不会使电容器放电,此外,在特定时刻存储在电容器中的电荷量不是感兴趣的量 - 相反,感兴趣的量是特定时刻的电容。前面的讨论引出了电容式“触摸”感应的一个有趣特征:电容的可测量变化不仅可以通过手指和传感器之间的接触产生,还可以通过手指和传感器之间的接近产生。本文介绍了自电容配置。

2023-05-24 14:26:35 684

转载 了解传递函数中的极点和零点

如果设法创建一个输入信号,其频率继续增加直到达到无穷大rad / s,则s =∞时的零点会使滤波器停止衰减,即振幅响应的斜率从-20 dB /decade到0 dB /decade。极点频率对应于角频率,在该角频率处,振幅曲线的斜率减小20dB /decade,并且一个零点对应于一个角斜率,在该频率下,斜率增加20dB /decade。在下面的示例中,波特图是系统的振幅响应的近似值,该系统的极点为10 2弧度/秒(rad / s),零点为10 4 rad / s。极点和零点定义了滤波器的特征。

2023-05-24 13:52:31 2090

原创 DFT setting test_default_strobe

这个就非常好理解了,也就是说探测的时间宽度,在我ATE进行探测对比的结果的这段时间范围内,你的值至少要稳定的这么一个时间长度,默认是0。试想一下,如果机台开始探测比对,此时数据还不稳定,必然造成机台的measure po的误读。因此这里涉及两种strobe的方式,,capture时钟倒很好理解,主要是为了测试这个measure PO的过程。这个命令花了我不少时间来理解,指的是设置开始探测比对的时间点,这里探测比对指的的。要在capture时钟之前完成。

2023-05-08 16:09:50 236

原创 DFT Compiler “Views”

目录文章目录前言二、使用步骤1.DFT Compiler “Views”2.How to Specify a Clock 3.How to Specify a Reset 4.How to Specify a Constant 5.How to Specify a Scan In 6.How to Specify a Scan Out7.How to Specify a Scan Enable总结 3.How to Specify a Reset 4.How to Specify a Co

2023-05-08 15:29:21 352

原创 深入浅出RISC-V调试

risc-v debug

2023-04-28 09:32:06 227

转载 SpyGlass问题整理记录

SpyGlass问题整理记录

2023-04-27 13:37:10 2231

原创 abbreviation

SAM: Static Abstract Model

2023-04-18 17:20:06 59

转载 VCS 编译仿真方法总结

VCS 编译仿真方法总结

2023-04-11 10:14:25 776

转载 使用VCS进行带UPF的RTL低功耗仿真

使用VCS进行带UPF的RTL低功耗仿真

2023-04-11 09:55:50 1585 2

转载 Writing Reusable UPF For RTL And Gate-Level Low Power Verification

Understand the differences between RTL UPF and gate-level UPF to write files that require minimal or zero changes when reused.

2023-04-11 09:49:19 230

转载 set_clock_groups和set_false_path

set_clock_groups和set_false_path

2023-03-22 15:58:50 446

转载 tcl proc

tcl proc

2022-11-28 16:26:21 1293

转载 Makefile

目录一、初识makefile(一)、目标首次编写makefilemakefile定义多个目标makefile中取消多余的命令行显示(二)、依赖(三)、规则二、makefile的原理问题一:第二次构建的时候为什么simple会被重新构建?假目标变量1.自动变量(☆☆☆☆☆)2.特殊变量3.递归扩展变量4.override指令5.模式6.函数三、makefile拔高1.创建目录2.增加头文件3.将文件放进目录4.更复杂的依赖关系

2022-11-25 10:27:47 341

转载 set\_data\_check 是个啥

SDC | set_data_check

2022-11-14 10:35:52 2921

转载 Data to data check

Data to data check

2022-11-14 10:26:55 665

原创 Formality

formality error information

2022-10-26 10:36:18 689

原创 verilog case(1)

verilog case(1)

2022-09-20 14:33:17 1169

转载 MBIST总结

MBIST总结

2022-09-19 16:29:37 3059

转载 Tips For DFT Compiler

Tips For DFT Compiler

2022-09-19 16:18:53 3569

原创 set_ideal_network

set_ideal_network

2022-09-18 22:39:53 2967

转载 clock sense和analysis mode

原文链接:clock sense和analysis mode - _9_8 - 博客园PrimeTime会自动track clock tree中的inverter和buffer,从而得到每个register的clock sense。如果clock tree中,只有buffer和inverter,到达register clock的clock signal可以表示为"unate"。positive unate:rising edge的clock source引起register clock pi

2022-04-26 21:27:02 1579

信号频率测量系统 Verilog

和朋友一起写的,在DE1上用过,测1-1mhz频率,3hz以下不太准确

2010-05-28

交通灯 Verilog quartus 工程

自己写的一个Verilog 交通灯,在DE1上跑过,完全没问题

2010-05-28

Tanner Pro 集成电路设计与布局实战指导

廖裕评 陆瑞强 编著 介绍Tanner的使用方法

2010-05-06

空空如也

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