CPU高速缓存原理梳理

为什么要用CPU高速缓存?

原因本质是局部性原理，体现在两个方面。

• 时间局部性: 如果一个信息最近被访问，那么很可能会被再次访问

• 空间局部性: 如果一个地址被读取，那么它临近的地址也很可能会被访问。

所以相当于我们从时间上缓存了将要执行的指令，从空间上我们缓存将要读取的数据来加速性能。

当然速度上肯定是，寄存器>高速缓存>主内存

为什么多级呢?

我们知道CPU通常都是三级缓存,L1,L2,L3。我们如果想的话，如果性能和成本都足够的话，那么一级就行了。
所以还是资本的原因，精细化管理。从性能上，L1>L2>L3, 从存储大小上看L1<L2<L3。

如何保持一致性呢?

很多文章会讲MESI协议，会显得比较复杂，那么简单来看原理会是怎么样的呢?

从我的感觉上来看，有点像分布式事务的二阶段提交。首先去锁定"资源"，将所有已有的都失效，然后再主键修改。

但是在CPU失效通知开始，到接收到所有CPU缓存失效完成的消息，中间这个CPU只能等待，可能造成阻塞和性能问题。那么该如何优化呢？

将写变成异步的

为了避免这种CPU运算能力的浪费，Store Bufferes被引入使用。处理器把它想要写入到主存的值写到缓存，然后继续去处理其他事情。当所有失效确认（Invalidate Acknowledge）都接收到时，数据才会最终被提交。

但引入Store Bufferes会有两个风险：

1. 处理器可能产生脏读，这个数据未提交的时候就开始使用了。
2. 因为数据是异步的，所以数据就变得不一致了。

那么有没有办法减少一致性呢?

当然是有的。这个就是内存屏障的思想(我们可以理解为多个CompletableFuture.get方法)。首先我们要把异步的请求给收集起来，这样在遇到要更读或者更改的时候，就可以说先把这些请求处理完成我再做。

MESI协议说明和状态变化

了解了原理，我们来看下MESI的协议和具体的状态变化。

在该协议中，CPU的cacheline有4种不同的状态:

• 已修改Modified (M)
  缓存行是脏的（dirty），与主存的值不同。如果别的CPU内核要读主存这块数据，该缓存行必须回写到主存，状态变为共享(S).
• 独占Exclusive (E)
  缓存行只在当前缓存中，但是干净的（clean）–缓存数据同于主存数据。当别的缓存读取它时，状态变为共享；当前写数据时，变为已修改状态。
• 共享Shared (S)
  缓存行也存在于其它缓存中且是干净的。缓存行可以在任意时刻抛弃。
• 无效Invalid (I)
  缓存行是无效的

在读和写的操作下，需要多个处理器之间的状态变为一致方能保证数据的一致性。多个处理器之间是通过CPU总线进行沟通。

下面的一张图可以比较好的解释状态的变化。
P1,P2,P3指的是处理器1、处理器2、处理3。
R1，W1的R/W指的是读请求还是写请求，后面的数字代表的是哪个处理器上发生的。