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转载 verilog实现16位五级流水线的CPU带Hazard冲突处理

https://www.cnblogs.com/wsine/p/4661147.html该文是基于博主之前一篇博客http://www.cnblogs.com/wsine/p/4292869.html所增加的Hazard处理,相同的内容就不重复写了,可点击链接查看之前的博客。CPU设计该处理器的五级流水线设计:类似于MIPS体系架构依据流水线结构设计。只要CPU从缓存中获取数据,那么...

2018-12-29 11:17:24 2725 2

转载 verilog流水线加法器

https://www.cnblogs.com/OneFri/p/6045041.html  四位加法器 两级加法实现verilog codemodule pipeliningadder( output reg [3:0] s, output re...

2018-12-29 11:15:42 842 1

转载 Verilog十大基本功1(流水线设计Pipeline Design)

需求说明:Verilog设计基础内容       :流水线设计来自       :时间的诗流水线设计前言:本文从四部分对流水线设计进行分析,具体如下:第一部分什么是流水线第二部分什么时候用流水线设计第三部分使用流水线的优缺点第四部分流水线加法器举例第一 什么是流水线流水线设计就是将组合逻辑系统地分割,并在各个部分(分级)之间插入寄存器,并暂存中间数据的方法。...

2018-12-29 10:28:13 2059

转载 32位浮点数加法的VerilogHDL实现

module floatadd(ix, iy, clk, a_en, ost,oz);      //32位浮点加 ix+iy=oz      //  最高位第31位为符号位,第30~23位为偏移码(阶码),第22~0位为尾数(23位)=32位浮点数      //ix=xm*2^xe      iy=ym*2^ye      //     input ix, iy, clk,...

2018-12-28 22:24:30 7254 2

转载 Xilinx FIFO IP core 使用小结 builtin 存储类型

1. almost full 和 almost empty flags用来指示只剩一个字了。2. Programmable full and empty status flags可以由用户自定义内容设定或者用专用的输入口进行设定。3. 对于V5的block RAM和built-in FIFO可以使用内嵌的寄存器。使用这个寄存器可以提高FIFO的性能,但是增加延迟。4. FIFO常用于:...

2018-12-28 18:56:40 4785

转载 verilog基础——模块端口 使用方法总结

版权声明:本文为博主原创文章,未经博主允许不得转载。    https://blog.csdn.net/dreamdonghui/article/details/76343371模块模块的定义以关键字module开始,模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面,endmodule语句必须为模块的最后一条语句。端口是模块与外部环境交互的通道,只有在模块有端口的情况下才需...

2018-12-28 17:06:38 6199 1

转载 ISE中FIFO IP核的Standard FIFO和First-word-Fall-Through模式的仿真比较

 ISE下的FIFO IP核有Standard FIFO和First-word-Fall-Through两种模式,相对于标准模式FWFT(First-word-Fall-Through)可以不需要读命令,自动的将最新数据放在dout上。接下来分别对两种模式下的FIFO进行仿真,testbench如下 1 module fifo_test; 2 3 // Inputs...

2018-12-28 15:06:49 8996

转载 对Verilog 初学者比较有用的整理(转自它处)

对Verilog 初学者比较有用的整理(转自它处)*********************************************************************************************************************作者: Ian11122840    时间: 2010-9-27 09:04                ...

2018-12-23 20:23:23 736

转载 FPGA中组合逻辑和时序逻辑的区别

组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电路,它的基本特点是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合,而与电路在输入信号作用前的状态无关。在时序逻辑电路中,任意时刻的输出信号不仅和当时的输入信号有关,而且还与电路原来的状态有关,这是时序逻辑电路在逻辑功能上的特点。因而时序逻辑电路必然包含存储记忆单元电路。用哪一种的话看你自己具体有什么要求,根据你自己的需求来,选一...

2018-12-23 15:44:35 798

转载 LaTex排版,如何输入商标R符号,TM符号, 版权c符号

•方法:必要宏包:\usepackage{siunitx}, \usepackage{amssymb}(1) 商标TM: $^\text{TM}$, \texttrademark(2) 商标R: $^\circledR$, $^{\textregistered}$(3) 版权c: \copyright•完整测试代码如下:\documentclass{article}\usepa...

2018-12-21 09:53:10 13719

转载 LaTeX之表格中强制换行

如图所示,表格第三列中每行文字太长,需要强制换行,该如何实现呢?这里介绍两种方法。第一种,要点在于第一行的命令,和在需要换行的那一栏中使用\tabincell{c}{ }命令,并在需要换行的文字后跟上\\\newcommand{\tabincell}[2]{\begin{tabular}{@{}#1@{}}#2\end{tabular}}  \begin{table}[!hpb]...

2018-12-20 21:07:53 4946

转载 LaTex各种命令汇总

函数、符号及特殊字符声调语法 效果 语法 效果 语法 效果 \bar{x} \acute{\eta} \check{\alpha} \grave{\eta} \breve{a} \ddot{y} \dot{x} \hat{\alpha} \tilde...

2018-12-20 20:44:20 2431

转载 LaxTex-----参考文献中同名作者被默认缺省的问题

原文链接:科学网—解决IEEE参考文献中同名作者被默认缺省的问题 - 但阳鹏的博文 http://blog.sciencenet.cn/blog-2578568-1122432.html步骤:1. 找到参考文献格式文件位置,我的是“D:\Program Files\MiKTeX 2.9\bibtex\bst\ieeetran”;2. 打开IEEEtran.bst,我用Texstudio...

2018-12-20 16:16:23 490 1

转载 Latex之插图方法

 https://blog.csdn.net/yq_forever/article/details/79714668 Latex并没有插图功能,要使用graphicx的包。即首先在开头调用此包:\documentclass{article}\usepackage{graphicx}12然后我们可以使用\includegraphics命令来插图。\includegraph...

2018-12-19 16:54:57 818

转载 Latex命令速查

|TeX各版本概述及基本约定,特殊字符| +---------------------------------+  tex提供300多条基本排版命令 由D.E.Knuth1978年开发 plain tex:在tex基础上新定义600多条复合命令 AMS-TEX:美国数学会开发(amsmath宏包)排版的数学公式 LATEX:L.Lamport(1985)编写,适合排版普通文章和书籍 ...

2018-12-18 21:07:00 2304

转载 demand 用法

我们说的 demand sb do sth ,其实是下面第4个用法的简写形式。  demand (that可省略)sb (should可省略) do sth。  下面附上demand作动词的用法:  1. demand + 名词或代词  demand后接名词或代词时,其主语可以是人也可以是事(物)。一般来说,当人作主语时,表示主观要求;而事(物)作主语时则表示客观需要。例如:  The ...

2018-12-18 19:43:56 9332

Xilinx FPGA XDC约束技巧

Xilinx FPGA XDC约束技巧

2017-12-25

Optimizing parallel reduction in CUDA 规约优化文档

Optimizing parallel reduction in CUDA 规约优化文档

2017-12-25

空空如也

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