SAR型ADC

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天天在用的ADC，内部原理你了解吗？

逐次逼近寄存器型ADC简称SAR ADC(SAR，Successive Approximation Register)，其占据着大部分的中等至高分辨率ADC市场。SAR ADC的采样速率最高可达5Msps，分辨率为8位至18位。SAR架构允许高性能、低功耗ADC采用小尺寸封装，适合对尺寸要求严格的系统。

1.SAR架构

逐次逼近型ADC分多步执行转换，转换步骤数等于ADC转换器中的位数。每个步骤均由ADC时钟驱动。每个ADC时钟从结果到输出产生一 位。ADC的内部设计基于切换电容技术。

尽管实现SAR ADC的方式千差万别，但其基本结构非常简单。如图所示，主要包括以下4个部分：采样保持电路(Sample and Hold)、比较器(Comp)、逐次逼近寄存器及控制电路(SARLOGIC)、D／A转换电路(DAC)。 输入电压Vin通过采样保持电路得到采样电压Vin，Vin与DAC的输出Vdac通过比较器进行比较，比较结果传递给逐次逼近寄存器，逐次逼近寄存器一方面输出比较结果，另一方面控制DAC的转换开关，以便进行下一位的转换。

2.逐次转换的过程

许多SAR ADC采用具有固有采样/保持功能的电容式DAC。电容式DAC根据电荷再分配的原理产生模拟输出电压，这种类型的DAC在SAR ADC中很常用。电容式DAC包括一个由N个按照二进制加权排列的电容组成的阵列，如下图所示：

采样状态：Sa切换至VIN，采样期间Sb开关闭合，电容充电至电压VIN。

保持状态：输入VIN断开，Sb开关断开，然后S1-S11切换至接地，Sa切换至VREF。

逐次逼近：
1、第一个逼近步骤。S1切换至VREF。VIN与VREF/2比较

2、如果MSB = 0，则与¼VREF进行比较，S1切换回接地。S2切换至VREF。

3、如果MSB = 1，则与¾VREF进行比较，S1保持接地。S2切换至VREF。

重复如上步骤，直到LSB为止。可以简单理解为二分法逐次进行输入电压与参考电压的比较。首次与VREF/2比较，下次比较根据上次比较结果决定，如果MSB=1则与¾VREF比较。如果MSB=0则与¼VREF比较。后面决定与1/8VREF、 3/8VREF、 5/8VREF、 7/8VREF之一做比较。循环直到输出LSB为止。

3.SAR ADC与其它ADC结构的比较

3.1与流水线ADC相比

流水线ADC采用一种并行结构，并行结构中的每一级同时进行一位或几位的逐次采样。这种固有的并行结构提高了数据的吞吐率，但要以功耗和延迟为代价。所谓延迟，在此情况下定义为ADC采样到模拟输入的时间与输出端得到量化数据的时间差。例如，一个5级流水线ADC至少存在5个时钟周期的延迟，而SAR只有1个时钟周期的延迟。需要注意的是，延迟的定义只是相对于ADC的吞吐率而言，并非指SAR的内部时钟，该时钟是吞吐率的许多倍。流水线ADC需要频繁地进行数字误差校准，以降低对流水线上每一级闪速ADC (即比较器)的精度要求。而SAR ADC的比较器精度只需与整体系统的精度相当即可。流水线ADC一般比同等级别的SAR需要更多的硅片面积。与SAR一样，精度高于12位的流水线ADC通常需要一些某种形式的微调或校准。

3.2与闪速ADC相比

闪速ADC由大量的比较器构成，每个比较器包括一个宽带、低增益预放大器和锁存器。预放大器必须仅用于提供增益，不需要高线性度和高精度，这意味着只有比较器的门限值才需具有较高的精度。所以，闪速ADC是目前转换速率最快的一种架构。

通常需要折衷考虑闪速ADC的速度以及SAR DAC的低功耗和小尺寸特性。尽管极高速的8位闪速ADC (以及它们的折叠/内插变种)具有高达1.5Gsps的采样速率(例如 MAX104 、 MAX106 和 MAX108 )，但很难找到10位的闪速ADC，而12位(及更高位)闪速ADC还没有商用化的产品。这是由于分辨率每提高1位，闪速ADC中比较器的个数将成倍增长，同时还要保证比较器的精度是系统精度的两倍。而在SAR ADC中，提高分辨率需要更精确的元件，但复杂度并非按指数率增长。当然，SAR ADC的速度是无法与闪速ADC相比较的。

3.3与Σ-Δ转换器相比

传统的过采样/Σ-Δ转换器被普遍用于带宽限制在大约22kHz的数字音频应用。近来，一些宽带Σ-Δ转换器能够达到1MHz至2MHz的带宽，分辨率在12位至16位。这通常由高阶Σ-Δ调制器(例如，4阶或更高)配合一个多位ADC和多位反馈DAC构成。Σ-Δ转换器具有一个优于SAR ADC的先天优势：即不需要特别的微调或校准，即使分辨率达到16位至18位。由于该类型ADC的采样速率要比有效带宽高得多，因此也不需要在模拟输入端增加快速滚降的抗混叠滤波器。由后端数字滤波器进行处理。Σ-Δ转换器的过采样特性还可用来“平滑”模拟输入中的任何系统噪声。

Σ-Δ转换器要以速率换取分辨率。由于产生一个最终采样需要采样很多次(至少是16倍，一般会更多)，这就要求Σ-Δ调制器的内部模拟电路的工作速率要比最终的数据速率快很多。数字抽取滤波器的设计也是一个挑战，并要消耗相当大的硅片面积。在不远的将来，速度最高的高分辨率Σ-Δ转换器的带宽将不大可能高出几兆赫兹很多。

4.总结

综上所述，SAR ADC的主要优点是低功耗、高 分辨率、高精度、以及小尺寸。由于这些优势，SAR ADC常常与其它更大的功能集成在一起。SAR结构的主要局限是采样速率较低，并且其中的各个单元(如DAC和比较器)，需要达到与整体系统相当的精度。

逐次逼近型ADC（SAR）的工作原理