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RSS订阅原创 理想运算放大器特点
（1）无穷大的输入阻抗，无穷小的输入电容。这样运放不会受信号源阻抗的影响，最起码的特点就是信号源的电压会被运放完全吸收。（7）无穷小的输出阻抗，这样电压可以完全传递到负载电路，并不会和容性负载形成多余的极点。（3）无穷大的差分增益和无穷大的共模电压抑制比。（8）无限接近甚至超过电源轨的输出电压范围。（2）无限接近甚至超过电源轨的输入电压范围。（5）无穷小的失调电压，偏置电流和失调电流。（4）无穷大的信号带宽。（9）无穷小的信号失真。
2023-05-22 20:55:19
1803
原创 运算放大器基础
通过戴维南定理可以为放大器建模，把它简化为适当的电压源和一系列电阻。输入端口扮演着被动接受的角色，自身不产生任何电压，所以它的戴维南等效为一个阻抗元件 Ri。作为一个完整的简单放大器电路，还需要添加一个输入信号源 Vs（内阻为 Rs）和负载 RL。对于一个线性放大器，输出信号=A×输入信号，其中 A是放大因子或者增益。我们可以看到，在放大器的输入和输出端都有分压电路存在。鉴于大部分的运放都是电压型放大器，我们这里只讨论电压型放大器。输入源和输出负载的时候进行重新计算，增加了计算的复杂性。
2023-05-03 10:20:06
423
原创 利用 Delte-Sigma ADC简化电路设计
在电阻电桥中，当 R3这个可变电阻器的阻值从 9.9k变化到 10.1k的过程中，输出的差模信号为 12.56mV到-12.44mV，也就是说在 0.2k欧姆的电阻变化过程中，可检测的信号变化范围为 25mV。除了压力信号，温度信号这种变化缓慢的信号需要高精度测量，还有一些动态范围大的低频交流小信号需要被稍高的采样率高精度采集，比如振动信号，地震信号的采集，这时几十或者几百 Hz的吞吐率已经难以满足要求，而 TI推出的 ADS127x，业界最快的兼顾直流和交流精度的∑-△型 ADC，就非常适合这类需求。
2023-05-03 10:14:26
1242
原创 PCB优化指南
因为短的信号走线将降低无关信号耦合到信号链路中的可能性。这个原则在一些高阻抗的输入端要特别注意，高阻抗输入端对输入电流敏感，如果在高阻抗输入端有快速变化电压的走线（如高频数字或时钟信号走线），此时走线中的电荷会通过寄生电容耦合到高阻抗走线中。一般来说对于元器件布局，需要注意的就是将噪声敏感器件尽量远离产生噪声的器件。尤其是在高精度的电路中，有源器件的放置需要格外注意。a. 检查器件相对于接插件的位置，确保高速器件和数字器件最靠近接插件。g. 查看所有的高阻抗走线，逐条走线查找可能的电容耦合问题。
2023-05-02 15:45:23
1055
原创 如何减少电路中传导噪声
首先，模拟信号是以地为基准的，地噪声问题会给电路带来更大的影响；一方面是避免混叠，另一方面是为了减少进入 ADC的宽带噪声，前面我们提到过电阻的热噪声，运放的白噪声都是和带宽相关的指标，如下图，在添加二阶低通滤波器之前，以 12位 ADC的信噪比 74dB（12×6.02＋1.76＝74dB）为阈值，所选放大器构成的信号链的带宽超过 30MHz，这意味着所有 30MHz内的宽带白噪声被积分后都会影响到ADC的性能，而在我们添加一个 10Hz的二阶低通滤波器后，只有 1KHz以内的噪声才会对ADC造成影响。
2023-05-02 15:36:40
1177
原创 如何减少电路中辐射噪声
通过合理的布局布线，板上信号的耦合实际上是可以避免的。如下图所示，我们可以看到，当一根走线为快速变化的电压信号时，相邻的平行走线中会耦合出电流噪声，这种耦合电流噪声在数字走线中可能不会产生较大的影响，毕竟噪声大小有限，不会越过数字信号 0/1的门限；由上面两个公式可以看出，减小耦合电流最直接的方法是减小平行走线构成的等效电容，而该电容的大小主要由两条平行走线的长度和之间的距离决定，因而可以通过避免数字信号与模拟信号平行走线，缩短平行走线长度，同时增加平行走线间的距离的方法来减小耦合的电流。
2023-04-29 12:07:40
220
原创 如何减少电路中器件噪声
在本例中，我们放大的对象是 10Hz以内的信号，因此我们最为关心的是 1/f噪声。比如我们原先所选的 OPA2337，其 1/f噪声为 6μ Vp-p（f=0.1Hz-10Hz）。在上图信号通路中，涉及到的无源器件为放大电路中的电阻，以及放大器和 ADC。首先来看电阻，电阻产生的噪声与材料无关，主要由电阻阻值决定。而在本例中，我们对电阻的绝对值没有特殊需求，只需要满足特定的比例关系就可以实现放大器指定增益的放大。对于器件噪声，解决方法相对比较简单：选择噪声较小的器件或者在器件后添加一个滤波器。
2023-04-29 11:59:42
446
原创 电路中噪声来源
对于理想电感，只有感性特点，但实际上，我们实际使用的电感会有电阻特性，以及电容特性（电感线圈之间），同样，在开关电路中，电感也非常容易产生磁场，从而给电路带来噪声。此外，周围环境中的信号也有可能会耦合进电路中，成为噪声的来源，例如常见的 50Hz工频干扰。但同时，我们需要注意，当用在开关电路中，由于反复充放电，电容可能会产生噪声。从上面的描述中可以看出，噪声基本上可以分为三大类：器件噪声，辐射噪声和传导噪声。传导噪声一般出现在 PCB的走线中，传导噪声可以由辐射噪声或器件噪声产生。
2023-04-28 21:49:25
1430
原创 精密信号链中的噪声抑制
从下图中我们看到原先理论上应只出现一个采样值，现在采样值变为出现在一段范围内，这个范围即为采样结果的不确定范围，其大小为 44，那换算到二进制为 6.5，也就是说对于这个 12位系统，有 6.5位是不准确的。左侧 LCL-816G负载单元为一个电阻桥传感器，需要电源激励，电源电路部分提供 5V的直流电压，当 5V激励电压加在传感器上，其最大负载为900g，此时满刻度的输出为±10mV的差分信号。考察系统噪声，系统中的每个部分，包括电源，甚至处理器的合理设计都会对系统噪声起到很好的抑制作用。
2023-04-28 21:44:34
100
原创 DAC应用场景总结
常用的几种 DAC在转换时间以及分辨率上各有优势，如下图所示。其中Δ Σ型 DAC有高转换精度的优点，但相对建立时间较长，一般常用在对精度要求高，但时间要求不高的场合，常见的音频用 DAC为Δ Σ结构；电阻串型以及 R-2R型 DAC的建立时间一般在 us级别，其中电阻串型相对比较便宜，R-2R型更为精确；电流驱动型 DAC因其建立时间短的优势，适合于高速应用场合。根据不同 DAC性能的特点，在不同的应用场合应选择不同的 DAC。
2023-04-27 14:30:09
594
原创 PWM DAC
所使用的模拟滤波器的截止频率，决定了 PWM DAC的带宽。但是，采用控制器的PWM （Pulse Width Modulation,脉冲宽度调制）信号来实现D/A变换也是一种常见的方法，在低成本设计中应用非常广泛，我们将讨论如何使用PWM来产生模拟信号，和PWM DAC的精度。上图给出了 PWM信号产生直流电平的时域波形，PWM信号通过模拟低通滤波器，会产生一个带纹波的直流电压信号。在下图中，FFT（快速傅里叶变换）将 PWM的方波信号变换为等效频域信号，同时图中也给出了低通滤波器的频域响应。
2023-04-27 14:28:11
1222
原创 电流引导型 DAC Current Steering
作为一种全新的系统架构，其高刷新率和卓越的动态性能，使得其输出频率的合成能力达到百兆赫兹的范围，而这种方式通常被称为“直接中频”。如上图所示，该电流源阵列有两个电流输出，两路输出互补，使得输出的电流总量为一个恒定值。数字输入导引源自各个电流源的电流，输出到相应信号输出电流的差分输出端。和高速ADC对应，高速DAC被广泛使用在波形产生，测试设备及无线基础设施中，当代高速DAC的制造是基于亚微米CMOS或BiCMOS的工艺，已经达到了一个全新的性能水准，实现了1GSPS的刷新率以及14位，甚至16位的分辨率。
2023-04-26 09:05:50
696
原创 Δ Σ型 DAC
其核心部分是一个Δ调制器，见下图。输入信号 X1通过Δ调制器被调制成X2，在调制器内部，首先对输入信号进行积分，当积分后的值大于输入信号 X1，X2输出即为正，反之，X2输出为负。对于 X2信号经过一个 1位的开关电容 DAC转换为模拟信号，通过积分即可还原出原始数字输入信号对应的模拟信号，再经过低通滤波滤除高频噪声，将信号平滑，即可得到高精度的模拟输出信号。在实际的 DAC中，后面的积分工作会移到信号的开始，即 X1之前进行。这样做可以避免Δ调制器对较快变化的输入信号相应的延迟，以及对直流的无法相应。
2023-04-26 09:03:48
925
1
原创 乘法型 DAC R-2R
3. 应用运放的“虚短”理论（理想运放工作在线性状态下时，Vin-和 Vin+的电压相等），我们可以看做蓝色的线和红色的线连在一起。这时，最右边的两个 2R相当于并联，阻值等于 R，这个等效电阻 R会与红圈圈出的 R串联，形成一个 2R的等效电阻，这个 2R等效电阻会与右边第三个 2R并联„„，以此类推，最后，从 VREF端看进去，整个 R-2R电阻网络的阻值为恒定的 R。MSB位的开关上的流过的电流最大，为 ITOTAL / 2，以后每个开关上的电流为前一个 2R的 1/2。
2023-04-25 23:48:38
764
原创 数字电位器
此时需要查阅数字电位器的数据手册，判断该数字电位器内部 H和 L端的连接方式。从数字电位器内部结构的介绍，我们可以看出数字电位器可以用作数字电压的输出，实际上，在 TI的网站上可以看到数字电位器是分类在 DAC家族中的。如下图所示，W端与高端（H），低端（L）的电压差可以根据图中的公式计算得到，其中 D即为用户定义的数字输入值。电位器功能有一个电阻串组成，见功能框图的右侧，这个和 R-string型 DAC内部的电阻串功能块是类似的，将电阻串的高端和低端引出来由用户进行连接，同时输出也直接引出来。
2023-04-25 23:44:04
1040
原创 电阻串型 DAC
我们知道 3位数字共有 8种状态，为实现这 8种状态的控制，因而最简单的方法，有 8个电阻对 VREF 进行分压，即上图中所示。如上图，是一颗 16位电阻串型 DAC的内部示意图，其实是由两组 8位电阻串型 DAC来实现的，前一组 256颗电阻形成一个 8位 DAC，对输入参考电压进行粗分；电阻串型 DAC的缓冲运放内置在芯片内部，通常采用轨到轨输入/输出运放来实现最大的动态范围，并有时提供 2倍的增益从而在低参考电压的条件下获得大输出动态范围。在一些要求苛刻的闭环精密控制场合，要求 DAC必须是单调的。
2023-04-24 12:39:01
1199
原创 常见 DAC结构与应用场景
精密型 DAC包含通用型（General Purpose）和双极型（Bipolar）两种，根据 VREF输入范围和带宽的不同来划分，一般来说通用型 DAC采用电阻串（R-String）结构，其 VREF不跨越正负电源，通常在一个较窄的范围内，比如 2.5V左右，并且带宽窄，一般在 1MHz以下；双极型 DAC的 VREF范围跨越正负电源，包含地电平；VREF的带宽较宽，在某些码字下甚至可达到10MHz，幅度可达±18V，我们习惯将这类双极型 DAC称为乘法器型(Multiplying) DAC或MDAC。
2023-04-24 12:33:34
591
原创 DAC常见性能指标
理解为 DAC输出的电压范围，不同型号的 DAC，输出电压范围相差很大。对于电压输出型 DAC，一般范围在 5-10V，高者可达 30V；对于电流输出型 DAC，输出电流一般在 20mA左右，高者可达 3A。DAC中偏置误差被定义为标准偏置点和实际偏置点之间的差值。在 DAC中，偏置点为数字输入为零时的步长值。这种误差可以通过增加外围电路的方法加以修正，如添加参考电压的方法。增益误差在 DAC中表现为在偏置误差调整为零后，DAC数字输入量为满量程时，实际的输出值和理论值之间的误差。
2023-04-23 10:06:15
2184
1
原创 数字模拟转换器DAC简介
理论上 DAC理想的转换函数应该也是一条具有无限阶梯数的线，但是实际上是一系列落在这条理想直线上的点，如图 4-2所示。实际上，DAC把一个数目有限的离散数字输入编码转换成相应数目的离散模拟输出值。对于 DAC，1 LSB相应于连续模拟输出之间的步长高度，它的值与 ADC中的定义相同。DAC可以被视为一个数字控制的电位计，它的输出是数字输入编码决定的模拟电压总标度的一小部分。当开关与 VCC相连的时候输出高电平即 1，当开关与 GND相连的时候，输出低电平，即 0。
2023-04-23 10:03:15
572
原创 I2C的地址规范
7位地址+1位读写标识+1位应答构成 9位帧和普通数据帧 9位所兼容。2) 10位地址模式：如图 3-42所示，起始位后的首帧中前 5位固定为 11110（非表示地址），后面仅跟 2位地址，然后是读写标识和应答。1) 7位地址模式：如图 3-41所示，起始位后的首帧为 7位地址+1位读写位标识位+1位应答位，后续帧均为数据帧，直到停止位出现（或者是重复起始 repeat start）。3) 这种方式可以做到 7位地址与 10位地址兼容， 10位地址不过是把第 2帧的数据继续当后续地址罢了。
2023-04-22 15:21:02
2191
原创 I2C协议的起止位
3) 这样一来，主机就不能强行收发数据，一定要从机“同意”才行，也就是如果从机“没空”收发数据，就可以拉低 CLK，让时钟线产生不了上升沿。数据线电平在时钟低电平时改变是正常传输数据的状态，那么时钟线高电平时改变数据线电平就可以赋予其他含义，这是非常巧妙的设计。4) 试想一下，如果改为下降沿传输数据，那么主机就可以不顾从机的反对“强买强卖数据”了。2) 线与逻辑是，谁都能拉低时钟总线产生下降沿，而产生上升沿却要“大家”都同意。1) 低电平时允许改变数据，高电平时读取数据，这意味着数据的传输时刻在上升沿。
2023-04-22 15:18:10
164
原创 I2C通信
两条总线都被上拉电阻拉到 VCC，所有 I2C设备都挂载在总线上，各设备的地位对等，都可作为主机或从机。5) 主机发出第一帧地址和读写位后，地址符合的从机拉低总线，产生 ACK应答信号。不应答表示数据接收错误。2) 从起始位开始每帧数据都是 9位，其中第一帧是 7位从机地址+1位读写标识位+1位数据接收方应答位组成。如下图所示，I2C协议的完整帧包括起始位、地址位、读写位、应答位、数据位、应答位...数据位、应答位、停止位。1) 从起始位到停止位之间所有的数据都是主机与符合地址位的从机之间进行的通信。
2023-04-21 13:22:41
64
原创 SPI协议
STE 是 Slave Transmit Enable 的缩写，在不同器件中也经常被写作片选 CS（Chip Select）和从机选择 SS（Slave Select），都是一个意思。无论主机从机的 STE最终都是由额外的 IO口来控制的。在标准 SPI协议中，先发送的是 MSB位，在 4线制模式下，片选信号（STE/CS/SS）控制传输的开始。所以，用途最多的是 3线 SPI或者 1主多从的四线制 SPI，而多主多从的 SPI极少使用。如下图所示，SPI的通信模式分为单主单从、单主多从、多主多从三类。
2023-04-21 13:18:14
2179
1
原创 选择并设计高速数据采集系统中的时钟
同时，对于高速数据采集系统中时钟的考虑，我们更多能干预的是外部采样时钟的抖动性能。此外时钟幅度和时钟同步也是同样需要考虑的因素，这几点在后面电路优化的章节中会做详细的描述。高速 ADC的动态特性的最大瓶颈在于采样抖动（jitter），包括采样保持电路的孔径抖动（来自于 ADC自身）和采样时钟的抖动（来自于采样时钟电路），这也是现代流水线型 12－14位 ADC的 ENOB很难突破 12位的主要原因（TI新推出的 16位 100MSPS＋的数据转换器的 ENOB可以接近 13位）。
2023-04-20 12:20:23
513
原创 ADC输入信号极性及大小
如图 3-26所示，峰峰值为 20V的输入信号通过前级电路的调理，其输出信号为 0V以上，即单极性信号，同时期幅度范围也调整为 ADC满量程之内。如上图所示，所谓单极性信号是指信号幅度范围均在 0V以上，对应的单极性输入的ADC只能接受 0V以上的信号输入，对于 0V以下的信号则被忽略。大多数的 ADC都是单极性输入的，TI推出的少数一些可以对双极性信号进行直接采样的 ADC，如 ADS850x系列，但是价格较高。除了信号的极性，我们还应小心控制输入给 ADC的信号幅度不超过 ADC的满量程范围。
2023-04-20 12:18:20
2542
原创 ADC多通道采样：同步还是复用？
在工业应用场合中，多数情况下各个通道的模拟信号间是没有相位关系的，比如温度，湿度，压力信号，他们无需用同步采样来保持相位信息，这时采用多路复用器配合一个的单通道 ADC 就可以满足多通道采样的需求，如下图右边所示为 ADS7950 的示意图，与前者不同的是，其多路复用器的输出和 ADC 的输入没有在芯片内部相连，这样可以在片外加入一个 PGA11x，简化模拟前端因为各个通道需要不同放大倍数带来的多个放大器。
2023-04-19 13:43:56
1845
原创 ADC的单端、伪差分和差分输入
如上图左所示为伪差分输入，其实质上还是是单端输入，因为 VIN-上的信号并不被采样，保持和转换，而是做为共模抑制端用来消除 VIN+和地平面上的共模噪声，因此 VIN-上的电压输入范围一般在－0.2V 到＋0.2V（即伪差分输入的共模输入范围是－0.2V 到＋0.2V）。差分输入的 ADC 的满量程输入（VIN+－VIN-）一般是＋VREF 到－VREF，因此 VIN-和 VIN+的输入通常要求含有 VREF 的直流偏置，以 VREF 为中心上下摆动（或 VIN-接入虚地）。那么什么是伪差分和差分输入呢？
2023-04-19 13:41:52
4459
原创 几种ADC应用场景总结
从前文对几种 ADC 的结构和特点分析，我们不难发现 这几种 ADC 在采样速度以及分辨 率上各有优势，如图 3-19 所示。Pipeline 型 ADC 与之相 反，其采样速度可以高达 2GSPS，而采样的精度则受到了限制；逐次逼近型 ADC，即 SAR 型 ADC 处于两者中间，具有高精度，低功耗的特点，其采样率一般最高可达 2-5MSPS。同样，不同的信号在带宽和精度上有不同的要求，如下图所示，可以看到不同的信号对带宽和精度有着不同的需求。结合以上两点，不同类型的 ADC 有着不同的应用场景。
2023-04-18 12:31:02
1160
原创 TI的 △-∑ ADC
高直流精度型主要针对专注于缓慢变化信号的直流精度的应用，例如温度，压力测量 ， 负载传感以及过程控制等；宽带宽型主要针对对精度和动态范围特性同时有要求，而又允许 对输入信号进行平均的应用场景，例如振动信号，音频信号，精密仪器等。此外，针对生理信号，TI 推出专用 ADC，适合于大信号中微弱信号的提取，例如 EEG，ECG 信号。TI△- ∑ ADC 主要有：高直流精度型，宽带宽型，通用型，带隔离 ADC，电流输入型以及集成有前 端放大的EEG/ECGADC。
2023-04-18 09:47:46
123
原创 在运放和 SAR ADC间插入 RC组合
接下来再利用 ADC内部电阻，电容决定 RIN：最终决定的 CIN和 RIN时间常数是 CSH和 RSW的 70%，RIN阻值大小为 50Ω <RIN<2kΩ。CIN的角色是作为一个电荷存储器来为 ADC的输入端提供足够的电荷，而RIN用于避免运放与的 CIN直接连接并使得运放工作更加稳定。RIN与 CIN的结合至少要符合ADC采样时间的要求。使用运算放大器来驱动 SAR-ADC看起来是一个简单的任务，好像只要选一个带宽符合ADC输入信号要求的运放，然后直接把运放作为缓冲来跟 ADC相连就可以了。
2023-04-17 10:17:52
464
原创 SAR型ADC结构原理
3. 在第二个转换时钟的上升沿，SAR会将 MSB-1位置 1，此时由于 MSB已经固定为 1，SAR寄存器中的值实际为 48（32+32/2），由于 48大于 45，比较器输出为低，提示 SAR寄存器的 MSB-1位应该为 0，在时钟的下降沿，次高位的 0也被输出，同时 SAR寄存器也记住了次高位为 0的事实；为提高 SAR型 ADC的总体转换速度，减少内部 DAC的建立时间对速度的影响，现代的SAR ADC多数采用电荷重分配的 CDAC输入结构，将采样保持与 DAC合为一体。
2023-04-17 10:14:02
2589
原创 常见 ADC结构特点与应用场景
现代常用的 ADC分为逐次逼近型 ADC（SAR型），Delta-Sigma型，和流水线型 ADC。面讲究 SAR型 ADC，Δ Σ型 ADC以及 Pipeline型 ADC原理与结构分别进行阐述。（Pipeline型）三类。他们各自有着不同的精度和速度范围，从而有着不同的应用领域。
2023-04-16 13:37:20
912
原创 ADC无杂波动态范围（SFDR）
当使用运放来驱动ADC时，运放的谐波失真会影响到ADC的输出谐波失真。为了确定一个放大器+ADC系统的SFDR值，需要将放大器输出信号的频谱与ADC的频谱叠加，由于电气距离的不同导致了不同的相位位移，因此这两种信号源只有通过功率的型式相加。转换器的无杂波动态范围（SFDR）定义为（B）：在输出频谱中，基频分量与最大谐波间的距离（dBc），当然最大谐波不局限在基频产生的高次谐波分量上。输入信号谐波的寄生毛刺响应以谐波阶数来标记。如果在不同的谐波级别之间差别大于10 dB，忽略较小的一个只会带来很小的误差。
2023-04-16 13:34:14
828
原创 ADC动态指标
当然，这些 ADC很多也拥有数百 KSPS甚至数 MSPS的采样率，在音频范围内的交流信号采样也是非常有用处的。对交流信号采样的 ADC来说，我们关注更多的是其可重复性，也即频域特性，ADC的 INL会显著的影响ADC输出的总谐波失真，采样抖动会显著的影响 ADC的 SNR，我们常用的衡量高速 ADC性能优良的几个指标就是采样率、输入-3dB带宽、SFDR、SNR和 ENOB。在精密信号链中，我们的 ADC测试主要关注 ADC的直流精度，包括其 DNL，INL，失调，最小分辨率和 ADC的输入噪声。
2023-04-15 23:59:13
339
原创 ADC偏置误差、增益误差、微分非线性、积分非线性
下图（a）给出了积分非线性与终点相关的一个例子，图 2-4（b）给出了积分非线性与最佳直线相关的一个例子。对于一个最佳情况的例子，此转换在一个最小二乘估计中被用到，先绘制最佳直线，那么转换函数曲线将背离此最佳直线。例如，对于一个 3位的 A/D转换器，如果第一次转换发生在 1/8的满量程（0.125 FSR）处，那么理想情况下，第二次转换应该发生在 0.250FSR处。下图给出了具有增益误差的 3位 A/D转换器的转换函数，从图中可以看出，增益误差可以描述为直线通过转换函数曲线时，在满量程处的偏差。
2023-04-15 23:56:47
2386
原创 ADC的过采样与欠采样
第一行 F(u)是被采样信号 I(x)的频域响应，第二行中 S(x)是采样信号的时域信号，是一组间隔为∆x的脉冲信号，它的频域响应 S(u)也是一组脉冲信号，但间隔变为 1/∆x。根据傅里叶变换的法则，时域中相乘相当于频域中做卷积，因此第三行中被采样之后的信号对应的频域响应成为了频域中的周期性重复信号，其间隔为 1/∆x亦即采样频率 fs。a)表示采样频率 fs > 2fh时的情况，采样频率确保了每个模拟信号周期内有大于 2个采样点，原信号的信息可以被正确还原，这种情况也称为过采样；
2023-04-14 09:01:48
2949
原创 ADC的量化误差与分辨率
下图表示理想 3bit ADC的转换结果，从图中可以看出转换结果为 8个数字量，每个数字量分别对应一个模拟电平，我们将最低位数字量所对应的模拟电平称为称为最小有效位（Least Significant Bit，简称 LSB），即图中横轴的一小格。我们以横轴最左边一格为例，输入 ≤ 1/2 LSB时输出为 000b， 1/2 LSB < 输入 ≤ 1 LSB时输出为 001b，而实际输入范围是 0-1 LSB，ADC无法分辨在 0 - 1/2 LSB，或是 1/2 LSB - 1 LSB之间的输入。
2023-04-14 08:46:28
4006
原创 ADC 的基本分类
根据 不同的转换方式，ADC 可以分为许多类型，分别适用于不同的使用环境。除并行 ADC （Flash 型）之外，现代常用的 ADC 包括：逐次逼近型（SAR 型）、流水线型（Pipeline 型）、插值结构和折叠插值型、∑-∆型等。表 1.1 列出了几种常用类型 ADC 的特点，通常来说，在同样的结构下，ADC 的分辨率越高，转换速度就越低。
2023-04-13 14:48:22
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原创 模数转换器基本原理
受到众多比较器之间存在大量的匹配误差的影响， 加之电路成本和功耗的限制，Flash 型 ADC 的分辨率很难做到 10 位以上，Flahs 型 ADC 的分 辨率一般为 6-8 位，适用于速度要求很高，而对时域分辨率要求较低的场合，比如示波器等 仪器中。输入的模拟电压经采样保持后与这些比较电平进行比较，当高于比较器的比较电 平时，比较器输出为 1，当低于比较器的比较电平时，比较器输出为 0。ADC实现的是将连续的模拟信号转换为时间离散，幅度离散的数字化信号， 从而可以被数字信号处理器或微控制器使用。
2023-04-13 14:47:03
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原创 地平面的划分
电源 PCB设计中首先要考虑 GND的划分，对于芯片内部集成 MOS管的控制器，它的管脚一般会分有 AGND和 PGND（信号地和功率地）两个管脚，例如 TPS54610的 1脚为 AGND，15-19脚为 PGND。PNGD是要为内部 MOS管提供大电流回路的，所以它的管脚数量也多，噪声也大一些。对于使用外部 MOS管的控制器，控制器只驱动功率 MOS的栅极即可，不需要大电流，只有一个 GND管脚。TPS40210是使用外部 MOS管的控制器，它只用一个 GND管脚，可以看做是信号地。
2023-04-12 14:19:20
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2022-05-16
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2022-05-14
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2022-05-14
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2022-05-13
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2023-05-11
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