cpld
kerwinash
这个作者很懒,什么都没留下…
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时钟属性jitter和skew
Clock jitter & clock skew Clock skew 和Clock jitter 是影响时钟信号稳定性的主要因素。很多书里都从不同角度里对它们进行了解释。 其中“透视”一书给出的解释最为本质: Clock Skew: The spatial variation in arrival time of a clock transition on an integ转载 2014-09-02 09:28:36 · 12956 阅读 · 0 评论 -
[转]TimeQuest约束外设之诡异的Create Generated Clocks用法
转自:http://www.cnblogs.com/shengansong/archive/2012/05/17/2505830.html转载 2014-11-03 19:55:46 · 1701 阅读 · 0 评论 -
真正的理解setup time/hold time
转自:http://www.cnblogs.com/poiu-elab/archive/2012/10/29/2745390.html什么叫做真正的理解setup time/hold time呢?听我道来。就是要讲明白的setup time和hold time,都知道setup time的公式是Tclk > Tcq + Tcomb + Tsetup - Tske转载 2015-01-15 13:15:01 · 16117 阅读 · 0 评论 -
SignalTap II观测wire型数据
转自:http://blog.163.com/taofenfang_05/blog/static/64214093201181211123152/ wire型数据 readdata和writedata,综合以后不能添加到SignalTap中观测。 在待观察的wire信号旁边加上/*synthesis keep*/; wire [31:0] readdata /转载 2015-03-21 17:06:44 · 2337 阅读 · 0 评论 -
如何使用modelsim-altera 生成Fsdb
转自:http://bbs.eetop.cn/thread-161960-1-1.html第一步:挂 PLI 在 modelsim.ini 這個檔案中, 找到如下的敘述; List of dynamically loaded objects for Verilog PLI applications; Veriuser = veriuser.sl並將; Veriuser转载 2015-04-02 21:17:14 · 2121 阅读 · 0 评论 -
Error (171173): Node from partition Top cannot preserve previous 管脚分配错误
有时候,使用quartus改动了一下io分配,却编译不能通过,我的版本为12,按下面改一下设置就好了 To view and modify the Netlist Type:On the Assignments menu, click Design Partitions Window.Double-click the Netlist Type col原创 2015-08-22 21:01:22 · 5533 阅读 · 0 评论