SignalTap II观测wire型数据

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 wire型数据 readdata和writedata，综合以后不能添加到SignalTap中观测。

 

在待观察的wire信号旁边加上/*synthesis keep*/;

wire [31:0] readdata /* synthesis keep = 1 */;

 

 

对于没有output的reg信号，Quartus在综合时也采用了最佳方式，因此，在SIgnalTap II中不能观察该信号。

解决方法：

对于reg信号则加/*synthesis noprune*/  或者 /* synthesis preserve */

两者的不同之处在于：

/*synthesis noprune*/避免Quartus II优化掉没output的reg。

/*synthesis preserve*/避免Quartus II将reg优化为常数，或者合并重复的reg。

 

若是想观察整个模块中的reg信号，则在module之后添加/*synthesis noprune*/ 

module test（clk，rst，data）/*synthesis noprune*/ ；