ADS设计锁相环

前言：文章将讲述利用ADS2008版本去设计PLL，重点在于分析原理。

一、锁相环的基本工作原理

锁相环电路基本框图由4大部分组成,即压控振荡器(VCO)、鉴相器(PD)、分频器(Div)和环路滤波器(LPF),

(1)压控振荡器(VCO)：

产生振荡信号。它的输出频率受直流电压控制，大多数vco的输出频率随控制电压升高而升高，即具有正斜率。

(2)分频器(Div)：

对VCO的输出频率进行分频,使频率降低，以便于处理。

(3)鉴相器(PD)：

对输入的参考频率fref和分频后的fbak进行相位比较，并根据fref与fbak相位差,产生(输出)对应的准DC电压。

(4)低通滤波器(LPF)：

对鉴相器输出的电压进行滤波，为vco提供纯净的DC控制电压，同时为系统提供一定的稳定裕量，该低通滤波器也称为环路滤波器。

(5)原理:

PLL是一个频率/相位的自动控制系统。如果fout偏离期望的频率,则fbak与fref产生相差。此时，鉴相器会根据该相差输出对应的控制电压去迫使fout回到期望的频率;当fref变化时,鉴相器的两个输入频率会产生一定的频差,接着鉴相器输出电压会随相差的大小而改变,迫使fout变化到对应的频率,以保证fbak与fref相等。也就是说,可以通过改变fref使fout变化到希望的频率,同时fout还能够自动跟踪fref的变化,这个特点使PLL能够用作频率合成器和调制解调器。

二、锁相环系统的性能参数

(1)频率准确度

实际输出频率fout与标称输出频率f0之差,一般由分频数N与参考源fref决定。

(2)频率稳定度

在一定时间间隔内,频率的相对变化程度(f-fo)/fo,单位为ppm(10-6)或 ppb (10-9)，该指标一般由参考源fref决定。

(3)频率精度

相邻两个输出频率的最小间隔。对于整数分频，频率精度等于fref;对于小数分频,频率精度可为任意小。

(4)频率范围

锁相环系统输出频率的范围。该指标由VCO频率范围和锁相环芯片内的分频器共同决定。

(5)换频时间

锁相环系统输出信号从一个频率切换到另一个频率时,输出从突变到重新进入稳定状态所用的时间。该指标由系统阻尼系数和环路带宽决定。

(6)频谱纯度

由输出信号的相位噪声和杂散来衡量,
带内相位噪声主要由参考源、鉴相器和电荷泵决定;
带外相位噪声主要由vco决定。

性能分析

锁相环芯片的鉴相器输出通常是基于电荷泵结构的,因此均以电荷泵锁相环为例进行介绍。基于电荷泵结构的锁相环在锁定或接近锁定时可近似等效为一个线性的反馈系统,系统框图如图所示。
Kd是鉴相器与电荷泵的鉴相增益, Kd=icp/2π, icp为电荷泵的充放电电流
Z(s)是环路滤波器的传输函数
Kv是VCO的压控增益,单位是rad/v，因为vco是一个积分环节,所以它的传输函数分母中含有一个积分算子s
N是环路的分频比,即θb=θo/N (fbak=fout/N)。


典型的锁相环开环传递函数伯德图如下图所示。图中, wc为环路增益降为0dB时的频率,即通常所说的环路带宽。幅值裕度和相位裕度是描述系统稳定程度的两个关键参数,定义如下：