![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
verilog
_KIKYOU
这个作者很懒,什么都没留下…
展开
-
iverilog仿真步骤
原文链接:https://blog.csdn.net/whik1194/article/details/103377834通过iverilog -o wave led_demo_tb.v led_demo.v命令,对源文件和仿真文件,进行语法规则检查和编译。如果调用了多个.v的模块,可以通过前面介绍的-y参数指定源文件的路径,否则编译报错。如果源文件都在同同一个目录,可以直接通过./绝对路径的方式来指定。例如,led_demo_tb.v中调用了led_demo.v模块,就可以直接使用iverilog转载 2020-06-30 09:16:41 · 2839 阅读 · 0 评论 -
Verilog 中定义信号为什么要区分 wire 和 reg 两种类型?
在Verilog中,wire永远是wire,就是相当于一条连线,用来连接电路,不能存储数据,无驱动能力,是组合逻辑,只能在assign左侧赋值,不能在always @ 中赋值;但reg可以综合成register,latch,甚至wire(当其只是中间变量的时候),可以用于组合逻辑或者时序逻辑,能存储数据,有驱动能力,在always @模块表达式左侧被赋值。两个共同具有性质:都能用于assign与always @模块表达式的右侧。作者:young cc链接:https://www.zhihu.com/q原创 2020-06-30 08:52:26 · 625 阅读 · 0 评论