verilog入门指北
入门俩月产物,敬请勘误。
前言
指北内容
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ISE 的安装
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写实验要用到的基本语法&设计代码的思想
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实验的基本流程解读
面向人群
hdu 计科在读 verilog 速成人,仅供入门参考。因为这也是一个入门才两个月的菜写的(。
欢迎勘误:)
基础实验 1-15 代码参考
正文
ISE 的安装
https://pan.baidu.com/s/1LjkCsYhLFDcYiqq2KQPNPQ 提取码 987Q
安装好后,在弹出界面点击 manage -> 点击 load 打开破解文件
win64 用户可能会碰到闪退问题,具体解决方法查一下就能找到~~,主要是忘了怎么解决的了~~
实验的基本操作流程
新手建议跟着老师下发的操作手册 pdf 走一遍流程。该 pdf 含有图形化界面的指引,相对友好
大概了解操作按钮方位后,可以跟着如下精简提示进行实验 ↓
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创建工程
左上管理区任意位置右键,选择 New Source -> Verilog Module
project settings 里配置 Device 为 XC7A100T, Package 为 FGG484,Speed 为-2L(一定要配对 setting,不然仿真/生成 bit 文件会生成不出来)(闪退相关具体问题见下) -
检查语法
右下管理区 Synthesize-XST -> Check Syntax -
编写测试代码
左上角最上一栏勾选 Simulation,在左上管理区任意位置右键,选择 New Source -> Verilog Test Fixture -> 选择要测试的模块 -> 写测试代码(测试编写方法见下) -
仿真
确认左上角工程管理区 view 选项为 simualtion -> 选中仿真激励文件(左上角工作区中你要运行的 test.v) -> 左下角工作区 Simulation Behavior Model 启动仿真 -
配置管脚
勾选左上角工程管理区 view 选项为 implement ->左上管理区任意位置右键,选择 New Source -> Implementation-Constraints File -> 输入约束文件名,点击 Next
(管脚编写方法见下) -
生成二进制代码
左下区域右键选中 Generate Programming File -> Process Properties -> 在 General Options 页面勾选”-g compress” -> ok -> 双击左下区域的 Generate Programming File
可能出现的问题
创建工程闪退
file->new Project 之后,你可能会想更改文件位置(location)。然而如果你是 win64 用户,在点击 location 旁边的省略号后可能喜提闪退。此时可以将想存放的文件位置地址进行复制,直接粘贴到 location 中。
另外,在左上工作区右键add resource
时,win64 也可能闪退。但是new resource
是没问题的。
希望删除某一文件,实际上并没有删除
对文件右键点击remove
,实际上并不是直接删除到回收站,而仅仅是将文件从工作区移除。所以再重新生成同名文件时会提示是否进行覆盖。
如何编写测试
如果某文件已生成测试文件后,又更改了其input
output
的变量,需要手动删除旧测试模块,再生成新的测试,因为测试模块不会自动随被测试文件更新。不过如果只是涉及测试模块的逻辑修改,一般不需要重新生成。
生成的测试文件将具有初始内容,