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VCU128评估板的学习历程
VCU128评估板的使用vivado报错:[Labtoolstcl 44-513] HW Target shutdown.FPGA差分时钟输入差分时钟输入Vivado报错ERROR: [Place 30-675] Sub-optimal placement for a global clock-capable IO pin and BUFG pair.烧录比特文件的信息INFO: [Labtools 27-1434] Device xc7k410t (JTAG device index = 0)如何在电路图原创 2021-04-06 21:34:37 · 4902 阅读 · 0 评论 -
如何实现奇偶分频和小数分频
这里写目录标题偶数分频奇数分频两个计数器的奇数分频何时“与”何时“或”一个计数器的奇数分频小数分频三级目录偶数分频偶数分频比较简单,如果分频系数是N(且N是偶数,那么N/2是整数),那么在输入时钟的每隔N/2个周期时(计数器从0到N/2-1),改变输出时钟的电平即可得到50%固定占空比的时钟。奇数分频两个计数器的奇数分频1.如果N是奇数,那么N/2非整数,使用2个寄存器,分别用上升沿寄存器计数到(N-1)/2-1,然后将信号A电平由高电平翻转至低电平,再计数到N-1,将信号A电平由低电平翻转至高电原创 2020-12-22 13:12:35 · 1039 阅读 · 0 评论 -
同步复位、异步复位、异步复位同步释放、多时钟域复位桥电路和全局复位信号 ----2020/11/1工作总结
同步复位、异步复位、异步复位同步释放、多时钟域复位桥电路和全局复位信号复位同步复位异步复位同步复位异步释放以两级寄存器异步复位为例说明存在的问题解决方法------异步复位同步释放参考博客复位电路设计全局复位多时钟域复位桥电路按键复位信号电路复位同步复位1 module test2 (3 input clk,4 input rst_n,5 input data_in,6 output reg out7 );8 always @ (posedge clk )9 if原创 2020-11-01 23:40:20 · 1776 阅读 · 0 评论 -
前仿真和后仿真的区别,按键消抖设计思想、PLL使用、ODDR2的原语使用 --2020/10/29工作总结
2020/10/29工作总结前仿真和后仿真的区别前仿真综合后仿真后仿真synthesize和implement、generate bitstream参考链接按键消抖设计思想PLL使用DCM模块ODDR2的原语使用参考链接:前仿真和后仿真的区别初学者学习FPGA,必定会被它的各种仿真弄的晕头转向。比如,前仿真、后仿真、功能仿真、时序仿真、行为级仿真、RTL级仿真、综合后仿真、门级仿真、布局布线后仿真等。前仿真前仿真=功能仿真=行为级仿真=RTL级仿真前仿真,也称为功能仿真或行为级仿真。是指仅对逻辑功原创 2020-10-29 23:21:00 · 4692 阅读 · 0 评论 -
相位同步、频率同步、同相位时钟、同源时钟、同时钟域时钟和异步时钟区别。
相位同步、频率同步、同相位时钟、同源时钟、同时钟域时钟和异步时钟区别。相位同步、频率同步相位同步频率同步时间同步和频率同步区别:参考链接同相位时钟、同源时钟、同时钟域时钟和异步时钟同相位时钟同源时钟同时钟域时钟异步时钟参考链接本文属于总结性质文章,有借鉴他人文章。相位同步、频率同步相位同步相位时间(Phase Time)指时钟信号与理想信号在对应的有效瞬间(一般指上升沿或者下降沿)的延迟时间,简称为“相位”。相位即时延。相位同步又称为时间同步(时间延迟同步),指时钟信号的有效沿(上升沿或者下降沿原创 2020-10-28 17:25:06 · 17784 阅读 · 1 评论 -
计数器的分类
计数器分为:同步计数器,异步计数器。又可分为:加法计数器、减法计数器、可逆计数器。原创 2020-10-25 21:25:07 · 2389 阅读 · 0 评论 -
modelsim编译正确,但是仿真波形无输出
我遇到的问题是:对span6板子的流水灯demo文件进行测试,在modelsim上可以编译,并且无错误,无警告,但是仿真没有波形。原因:因为我们的testbench文件即顶层文件调用了测试文件,但是testbench文件却没有任何文件调用。在运行modelsim仿真时候,普通的仿真模式自带优化,把我们的顶层文件给优化掉了。解决方法:点击simulate->start simulate,选择work->testbench文件,去掉enable optimization选项。点击ok即可。原创 2020-10-25 21:22:35 · 16076 阅读 · 6 评论 -
ISE 联合 Modelsim 设置,编译出现error
我遇到的问题是在运行Simulation Library ComplicationWizard生成库文件时候,由于modelsim和ISE版本对不上,导致出现错误。也就是在这一步报出很多错误。(下图是我从教程中截取的,没出现error的图)这时候已经生成库文件和modelsim.ini文件,然而这些文件并不能使用。所以我删除了生成的库文件和modelsim.ini文件,然后下载合适版本重新生成。这次是没有任何错误,但是却没有自动生成modelsim.ini文件。(默认生成的modelsim.ini文原创 2020-10-20 17:37:34 · 1603 阅读 · 0 评论 -
Verilog实现信号对齐,并且打一拍。以及测试文件中阻塞赋值和非阻塞赋值的区别。
实现功能:标题首先我遇到的问题是,所有信号变化与时钟上升沿对齐,所以时钟上升沿时候,这些信号该如何取值?以第三个时钟上升沿为例,a信号在这一时刻该取1还是取2?a信号在第三个时钟上升沿前一点时间取值,所以a信号取值为1;同理,b信号取值为3,c信号取值为5,d信号取值为2.也就是说在时钟上升沿时刻,一般信号采样会采该信号前面一点点时刻所对应的值。如何打一拍“打一拍”是指信号延迟一个时钟周期。我们可以看到,vld_out是vld_in打一拍输出后的结果,那么如何进行打拍呢?使用D触发器即可实原创 2020-07-28 18:59:03 · 11034 阅读 · 3 评论