Kshine2017的博客

一定的时间间隔T，称为1bit，或者1拍。

2.1 逻辑代数（1）逻辑代数的基本定律和恒等式基本定律或 “+”与 “·”非 “—”0-1律A+0=AA+1=1A+A=AA+A‾\overline{A}A=1(互补律)A·0=0A·1=AA·A=AA·A‾\overline{A}A=0A‾‾\overline{\overline{A}}A=A结合律(A+B)+C = A+(B+C)(AB)C=A(BC)=ABC交换律A+B = B+AAB=BA分配律A(B+C) = AB+ACA+BC

由下图可知，栅极电压较大时，MOS处于导通可变电阻区，彻底导通，相当于一根闭合导线。CMOS反相器（或CMOS电路），用来驱动其他MOS器件时，负载的输入阻抗是电容性的。在“可变电阻区”内，Vds变大，电流Id也变大，电流Id变化趋势逐渐变缓慢。当BJT集电结的正向偏压达到SBD的导通阈值电压时，二极管先导通，将三极管的集电极正向偏压钳制在0.4V。（4）缺点，制造工艺要求高，功耗大，（电压摆幅小）抗干扰能力差。处，电流最大，功耗最大。NMOS与非门，基于NMOS反相器，在“非门”上加个“与”，即串联。

组合逻辑电路

接前文《【学习笔记】4、组合逻辑电路(上)》半加器：只考虑两个加数本身，不考虑低位进位。A、B是两个加数S表示和数C表示进位列出真值表：S=A‾⋅B‾⋅Ci+A‾⋅B⋅Ci‾+A⋅B‾⋅Ci‾+ABCi=A⊕B⊕CiS=\overline{A}·\overline{B}·C_i+\overline{A}·B·\overline{C_i}+A·\overline{B}·\overline{C_i}+ABC_i=A⊕B⊕C_iS=A⋅B⋅Ci​+A⋅B⋅Ci​​+A⋅B⋅Ci​​+ABCi​=A⊕B⊕Ci​//

3.1.9中，NMOS或非门的verilog实现，我们知道，仿真时，需要将负载管替换为上拉电阻，使用tri1定义线网Q和。下面主传输门控D锁存器，简称为主D，从传输门控D锁存器，简称为从D。74F112芯片，在上述JK触发器逻辑框图的基础上，增加了置位S和复位R。主从D触发器，相应的变化。否则在或非门输出应输出高电平时，实际输出的是高阻，会导致逻辑错误。在上述主从D触发器的逻辑框图的基础上，做了一些改变，可知，CP时钟信号=1时，锁存器1和锁存器2锁存了。使用2个传输门控的D锁存器，实现主从触发器。

与真值表类似，根据上述逻辑方程组，列出状态表。先列出“现态”到“次态”的转换（状态转换真值表）参考前文6.1.2的分析步骤。下图是 米利型时序电路，输出Y与A和Q1Q0Q_1Q_0Q1​Q0​都有关。下图是 穆尔型时序电路，输出Y只和Q1Q0Q_1Q_0Q1​Q0​都有关，与输入无关。下图是 穆尔型时序电路，输出只与触发器状态有关。无输入。（1）给定逻辑功能（2）状态化简（3）状态分配（4）选择触发器类型（5）确定激励方程组和输出方程组（6）画出逻辑图并增加自启动能力。得到激励方程组使用卡诺图化简，下

CPLD的内部可编程单元，用于CPLD的各种逻辑功能的实现CPLD的内部可编程单元，大都采用EEPROM或者FLASH编程技术绝大多数CPLD支持ISP。Altera公司的CPLDXilinx公司的CPLDXC9500Lattice公司的CPLD不同公司的ISP接口不完全相同，但都支持JTAG标准编程。配置数据（编程数据）：FPGA的存储单元中的数据（用于配置CLB，IOB，布线资源）。不同规模的FPGA，配置数据量不同。配置数据由FPGA开发软件生成。

逻辑门组成的单稳态触发器的缺点（1）触发方式单一（2）输出脉宽稳定性差（3）调节范围小。微分型单稳态电路，有两种形式（如下图所示）：（1）与非+非 （2）或非 + 非。RC电路的连接方式 决定了 ：（1）微分型单稳态电路（2）积分型单稳态电路。单稳态触发器 应用于 ：（1）脉冲整型（2）脉冲延时 （3）定时。单稳态触发器 = 逻辑门 + RC电路。输入脉冲，经过微分型单稳态电路后，到。