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原创 两相非交叠时钟verilogA实现

思路是利用clk_in建立20%和80%的时间作为阈值,实现非交叠。

2024-04-15 20:23:23 713 1

原创 如何减小运放失配

i. 失调和低频闪烁噪声被调制到斩波频率会产生输出纹波,需要滤波器滤除,并且限制了运放带宽;ii. 调零状态:放大器从信号路径断开,对自身调零。1. 失配的原因:MOSFET的栅尺寸才能在随机的、细微的变化导致差分对W/L,μ,Cox,Vth的失配。i. 放大状态:放大信号。2. 失配的表现:漏电流的失配(VGS固定);栅源电压的失配(漏电流固定)2. 自动调零技术(失调存储)1. 传统修调(简单需要工艺支持)2. 数字修调(浪费面积很常用)1. 修调技术(Trimming)2. 动态失调补偿技术。

2024-03-27 10:04:48 557

原创 Dickson Charge Pump VerilogA建模

verilogA for Chargepump

2023-04-20 19:24:35 642 3

原创 VerilogA例化

VerilogA例化

2023-04-18 21:47:25 775 5

原创 用1:3电流镜恒定GM的输入输出轨到轨运放设计(自用一)

用1:3电流镜恒定GM的输入输出轨到轨运放设计,自己做的项目,记录一下此时的理解,以免以后忘了。

2022-03-28 16:48:59 6148 1

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