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RSS订阅原创 关于RGB彩条仿真的FPGA代码修改
经过检查，h_cnt、v_cnt两个信号可以复位置0，而h_sync、h_back、h_disp等信号并没有复位置零的相关代码，这也造成了一个大问题——不等式右边的信号一开始就是不确定的，不等式左边的h_cnt、v_cnt，以及等式右边的h_sync、h_back、h_disp等信号并没有赋值，从一开始就处于不定状态。做法很简单，那就是可h_sync、 h_back 、h_disp一开始就复位归零。简单来说是判定启动的led_en处于不定状态。让判断语句可以正常运行。这是修改代码之后的仿真结果。
2024-01-04 22:44:51
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原创 FPGA仿真求助
拿正点原子的RGB彩条显示案例做仿真。按照判定条件，初始led_en=0。但不知道为什么，使能信号led_en一直是不定状态。现在求助一下大家这是为什么。
2024-01-04 00:14:51
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原创 Modelsim与Vivado联合仿真问题解决
根据报错的提示，是在修改了 USF-ModelSim-51的空格路径以后，Modelsim本体的编译路径依旧是旧版本的带空格的路径：D:/modelsim 2019.2/Vivado2019.2_lib/unisims_ve。后来发现是我一开始进行Vivado和Modelsim联合仿真，在D:\modelsim2019.2\modelsim.ini设置的lib地址还是原来。在添加了环境变量值LM_LICENSE_FILElicense路径后，再重启电脑，我的问题得到了解决。
2024-01-03 01:12:29
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原创 Verilog学习笔记
如果在写代码的时候，不指定相应的完整输出，那么Verilog的编译器会给未指定状态的输出连到锁存器，这是为了“保持输出不变”。语法正确的代码不一定产生合理的电路(组合逻辑+触发器)。通常的原因是:“除了你指定的那些情况之外，会发生什么?”Verilog的答案是:保持输出不变。下面的代码就是补全了else的部分。
2023-12-20 22:34:51
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原创 《高级数字系统设计技术与实例分析》（学习笔记）
此时，在两个时钟域连接的地方，Q_BS1的输出会出现亚稳态，但在下一个时钟上升沿到达前，输出会稳定下来，此时Q_BS2上就不会出现亚稳态了，该信号提供给后面的数字电路使用，就可以避免系统的不稳定。但是，当一个数字系统中有两个或两个以上时钟（称为多时钟域系统），会出现一个时钟域的D触发器的输出作为另一个时钟域的D触发器输入的情况，当两个时钟之间没有任何关联时，亚稳态的出现是无法避免的。同一个时钟到达不同的触发器的时钟引脚经历的路径可能存在差异，造成它们的时钟上升沿不是同时出现的，这种偏差成为时钟偏移。
2023-10-20 20:47:04
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原创 FPGA DDR3学习笔记（一）
以我使用的镁光DDR3芯片MT41K128M16为例，其芯片型号详解如下：我们可以从右上角的2Gb可以看出，这是一个容量为**2Gb（256MB）**的DDR3L SDRAM芯片。然后我的芯片信号为具体为MT41K128M16-125，这里我们每个部分都进行详解。
2023-10-14 12:05:44
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原创 在Microblaze开发中遇到的问题（一）
在学习Microblaze时，我会按照以前开发FPGA 的习惯，把整个FPGA例程直接复制到我的工程目录下，如下图所示：这是我选中的某个FPGA例程：然后移动到我的工程目录下：打开Vivado，然后打开vitis，接着Build Project，会有如下报错：在这种情况下，无论我是如何找到相应的头文件，然后将其路径添加进属性设置中，都会不停报错，无法编译成功。之后我重新看了正点原子的《达芬奇之Microblaze开发指南 V1.2》，根据第三章提到的内容，重新走了一遍
2022-04-26 11:14:46
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原创 INA226调试笔记（一）
今天主要做的工作有两点：（1）令INA226的工程C代码工程通过编译。（2）将printf函数的结果输出到串口XCOM上。第一项已经完成，但是仍然存在问题：自行编写的头文件无法通过keli的编译，main.c是直接通过extern函数调用了INA226.c文件的函数，之后尝试使用头文件编译第二项使用的代码如下：printf("data=%-5d, Bus_V =%f mV\r\n", INA226_GetVoltage(INA226_ADDR1), INA226_GetVoltage
2022-04-13 18:16:34
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