FPGA时序分析和时序约束案例

最新推荐文章于 2024-10-01 10:16:25 发布
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1、ODDR时序违例

在设计时遇到了如下的时序违例：这是调用ODDR源语与寄存器之间的时序违例，属于是同步时钟违例。查了很久没有查到相应的约束思路。

直到看到了这篇文章：

FPGA时序分析与约束（8）——时序引擎_slack 负数-CSDN博客

 5.1 Setup Requirement 与实际情况不符
        建立时间需求过小，这种情况通常会在同步跨时钟域路径中出现，在同步跨时钟域路径中的源时钟频率与目的时钟频率的相位关系虽然是已知的，但是时序引擎默认选择的捕获沿通常都是错误的，需要用户通过多周期路径约束的方式手动修正建立时间需求。比如下图中，两个同频不同相的同步时钟，时序引擎默认选择的捕获沿是目的时钟第二个上升沿，导致建立时间需求非常小，最终肯定会导致时序违例。

 那么这个违例应使用多周期路径约束：

LeeConstantine
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