CRC的verilog实现

lengxuemo

于 2023-08-31 13:57:32 发布

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文章标签：学习 fpga开发

本文链接：https://blog.csdn.net/lengxuemo/article/details/132585082

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一. CRC校验的原理和理论知识网上有很多，各种推导公式各种算法，写的都比较详细，大家可以自行查阅。这里只记录一下用verilog实现各种crc的过程。

二.实现过程

1.首先，要确定crc的位宽和多项式。比如crc-8; 位宽:8bit ;多项式：x8+x2+x1+1（16进制表示07）

2.然后，根据以上确定的参数画出电路图。这里有个知识点叫LFSR，线性反馈移位寄存器（LFSR). 关于他的理论知识，大家可以查阅相关资料，这里只用他的电路图。通用的电路图如下:

（PS：第一幅图是网上的电路图，可能是我没理解，用这个图直接出verilog的话是不对的缺少了一个输入，所以我自己画了一张，理解起来比较容易）

网上电路图：

自己画的电路图：

其中g0~gn对应的是多项式的系数，如果是1，支路存在，如果是0支路不存在。比如多项式x8+x2+x1+1.对应到g的值是：g0=1, g1=1, g2=1, g3=0, g4=0, g5=0, g6=0, g7=0, g8=1（省略）。

然后对应的电路也就有了，如下：

有了这幅图之后，直接把他翻译成verilog代码就可以了，其中校验结束后每个寄存器的值就是crc的计算结果，另外crc的初值就代表刚开始寄存器里面的值，一般为全0或全1，如果是连着的校验 2个8bit的数，那么校验完第一个8bit的数的结果就是第二个8bit数的初始值，这一点在debug的时候有用，当然正常应用中校验完第一个8bit数后不要把寄存器清掉，就可以连着校验，直到把所有数据校验完再恢复到初始值即可进行下一次校验。

always@(posedge clk or negedge por_n)
begin
  if(!por_n)
    crc <= 8'h00;
  else if((clk_cnt>=3'd0)&&clk_cnt<=3'd7)
  begin
    crc[7] <= crc[6] ;
    crc[6] <= crc[5] ;
    crc[5] <= crc[4] ;
    crc[4] <= crc[3] ;
    crc[3] <= crc[2] ;
    crc[2] <= crc[1]^crc[7]^idat ;
    crc[1] <= crc[0]^crc[7]^idat ;
    crc[0] <= crc[7]^idat ;
  end  
end

每个时钟来一个bit校验一次. 其中crc就是图中的寄存器。至此就完成了crc的verilog。

三.并行实现CRC

以上是串行校验，每个时钟校验一个bit，比如校验一个8bit的数需要8个时钟，有的应用需要一个时钟就校验出来，那就得采用并行校验。有了串行校验并行就很简单了，他的思路就是预测一下八个时钟后寄存器里面的值是多少即可。因为电路是固定的，需要校验的值也是知道的，所以八个时钟后的值也是可以预测的。

实现步骤就把每个时钟的结果算出来，如下图，其中Q代表上图中寄存器的值，Q的下标代表第几个bit的寄存器，Q的上标代表第几个周期，S代表要校验的值即上图的idat，S的下标代表第几个要校验的值，即S0：idat[0] S1:idat[1]，... ; 这里要注意校验值的高低位，如果先校验idat[7], 那么S0代表的idat[7].

第八个周期后表达式出来了，相应的程序也就有了。最终我们可以得到一个周期就能校验8bit数的crc,注意这里是先校验的是idat[0]，如果是先校验idat[7],那相应的把下面的程序idat[0]换成idat[7],idat[1]换成idat[6],idat[2]换成idat[5]...。

always@(posedge clk or negedge por_n)
begin
  if(!por_n)
    crc <= 8'h00;
  else if(clk_cnt==3'd7)
  begin
    crc[7] <= crc[7]^idat[0]^crc[6]^idat[1]^crc[5]^idat[2] ;
    crc[6] <= crc[6]^idat[1]^crc[5]^idat[2]^crc[4]^idat[3] ;
    crc[5] <= crc[5]^idat[2]^crc[4]^idat[3]^crc[3]^idat[4] ;
    crc[4] <= crc[4]^idat[3]^crc[3]^idat[4]^crc[2]^idat[5] ;
    crc[3] <= crc[3]^idat[4]^crc[2]^idat[5]^crc[1]^crc[7]^idat[0]^idat[6] ;
    crc[2] <= crc[2]^idat[5]^crc[1]^crc[7]^idat[0]^idat[6]^crc[0]^crc[7]^idat[0]^crc[6]^idat[1]^idat[7];
    crc[1] <=  crc[1]^crc[7]^idat[0]^idat[6]^crc[0]^crc[7]^idat[0]^crc[6]^idat[1]^idat[7];
    crc[0] <=  crc[0]^crc[7]^idat[0]^crc[6]^idat[1]^idat[7];
  end  
end