当数据达到2000或者等待5秒后再次运行

import java.util.ArrayList;
import java.util.HashMap;
import java.util.List;
import java.util.Map;
import java.util.concurrent.TimeUnit;

class MyObject implements Runnable {
	private Object lock;//线程锁
	
	private List<Map<String,Object>> codes = new ArrayList<Map<String,Object>>();
	
	public MyObject() {
		this.lock = new Object();
	}
	
	public void setCodes(List<Map<String,Object>> list){
		codes.addAll(list);
		System.out.println("codes size="+codes.size());
		if(codes.size()>=2000){
			synchronized (lock) {
				System.out.println("i'm going.");
				codes.removeAll(codes);
				lock.notify();
			}
		}
	}

	
	public void run() {
		try {
			while(1==1){
				synchronized (lock) {
					lock.wait(5000L);
					System.out.println("has going");
				}
			}
		} catch (InterruptedException e) {
			e.printStackTrace();
		}
	}
}

public class Wait {
	public static void main(String[] args) {
		MyObject o = new MyObject();
		new Thread(o).start();
		int i=0;
		while(1==1){
			List<Map<String,Object>> list = new ArrayList<Map<String,Object>>();
			Map<String, Object> map = new HashMap<String, Object>();
			map.put("123", "123");
			list.add(map);
			o.setCodes(list);
			i++;
			if(i%2000==0){
				try {
					TimeUnit.SECONDS.sleep(10);
				} catch (InterruptedException e) {
					e.printStackTrace();
				}
			}
		}
	}
}

 

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好的,以下是一段使用SystemVerilog实现的driver,它可以等待ready信号拉高后驱动数据: ``` // 定义一个名为my_driver的systemverilog模块 module my_driver( input logic clk, // 时钟信号 input logic reset, // 复位信号 input logic ready, // ready信号 output logic [7:0] data_out // 输出数据信号 ); // 定义一个状态枚举类型,用于控制driver的状态 typedef enum logic [1:0] { IDLE, WAITING_FOR_READY, DRIVING_DATA } driver_state_t; // 定义一个driver状态变量,用于记录当前的状态 driver_state_t driver_state; // 定义一个计数器,用于记录发送的数据数量 int count; // 初始化driver状态变量和计数器 initial begin driver_state = IDLE; count = 0; end // 使用always_ff块实现状态机逻辑 always_ff @(posedge clk or posedge reset) begin if (reset) begin driver_state <= IDLE; count <= 0; end else begin case (driver_state) IDLE: if (ready) begin driver_state <= DRIVING_DATA; data_out <= count; // 发送数据 count <= count + 1; // 更新计数器 end else begin driver_state <= WAITING_FOR_READY; end WAITING_FOR_READY: if (ready) begin driver_state <= DRIVING_DATA; data_out <= count; // 发送数据 count <= count + 1; // 更新计数器 end DRIVING_DATA: if (!ready) begin driver_state <= WAITING_FOR_READY; end endcase end end endmodule ``` 这段代码定义了一个名为my_driver的SystemVerilog模块,它包含了一个状态机来控制数据的发送。在driver的初始状态下,状态机处于IDLE状态,等待ready信号拉高。一旦ready信号被拉高,状态机将进入DRIVING_DATA状态,发送数据并更新计数器。如果在DRIVING_DATA状态下ready信号被拉低,状态机将返回到WAITING_FOR_READY状态,并等待ready信号再次被拉高。 需要注意的是,这里的数据发送是使用了一个计数器来模拟,实际应用中需要根据具体的需求进行修改。同时,还需要根据实际情况来设置时钟频率和reset信号的周期,以确保driver的正确运行
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