verilog
文章平均质量分 87
stubben_bear
这个作者很懒,什么都没留下…
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verilog编写数字频率计
一个简易的数字频率计主要由一个分频器和计数器构成 ,它的本原理就是计算 1 秒钟内被测时钟上升沿的个数即作它的频率值。 1. 分频器的作用是由 fpga 时钟得到我们想要的时钟 ,这里假设 fpga 的晶振为 50Mhz ,那么为了得到高电平为 1 秒钟的时钟信号 ,就需要对输入的 clk 进行 25000000倍分频 得到一个频率为 2Hz 占空比50 %的使能信号记为 en 。原创 2014-02-21 18:35:42 · 26530 阅读 · 8 评论 -
基于FPGA的数字频率计(设计全过程)
小序: 前几天看历年全国大学生电子设计竞赛历年试题,无意间发现了一道题目《简易数字频率计》,跟之前我用verilog写的一个频率计差不多,于是想尝试做一下,题目具体要求如下图中所示,我所用的开发板为 xilinx spartan 3ES, 最后结果还算理想,在要求的范围内的频率测量精度比较高,但是由于板子的限制没能实现脉冲宽度测量等功能,但是其原理比较简单,下文中将会给出设计原创 2014-04-30 20:59:51 · 27522 阅读 · 4 评论 -
CRC校验码的verilog实现与仿真结果
循环冗余校验码(CRC)的基本原理是: 将被处理的报文比特序列当做一个二进制多项式A(x)的系数,(任意一个由二进制位串组成的代码都可以和一个系数仅为‘0’和‘1’取值的多项式一一对应。例如:代码1010111对应的多项式为x6+x4+x2+x+1,而多项式为x5+x3+x2+x+1对应的代码101111),该系数乘以2^n(n为生成多项式g(x)中x的最高次幂)以后再除以发送方和原创 2014-05-22 16:27:14 · 24355 阅读 · 8 评论 -
基于FPGA的简易数字时钟
基于FPGA的可显示数字时钟,设计思路为自底向上,包括三个子模块:时钟模块,进制转换模块,led显示模块。所用到的FPGA晶振频率为50Mhz,首先利用它得到1hz的时钟然后然后得到时钟模块,把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块,该工程已经在FPGA开发板上亲测可用。原创 2014-07-15 09:25:53 · 25482 阅读 · 7 评论 -
利用verilog将二进制码转换为十进制BCD码
小序: 先说一个 bear 的亲身体会,bear 在做一些 fpga 小设计时经常会用到数据显示功能,比如数字时钟,数字频率计,温度计,跑表等等,往往我们会选用 led 数码管来做显示, 因为它驱动起来比 lcd 液晶要简单的很多,我们知道 fpga 中寄存器在定义和储存的数据都是采用二进制的格式 ,而 fpga 输出给数码 管做显示原创 2014-02-20 10:54:17 · 60127 阅读 · 22 评论