搞IC的小冯

在DDR4阶段是通过SPD（Serial Presence Detect）里来通知CPU来知道外接的内存进行了mirror，并且没有这么大量的管脚被mirror。SPD通常是EEPROM，存储各种配置信息。从DDR5开始引入物理管脚来管理，通知DRAM颗粒它的偶数CA和下一个奇数CA进行了swap。要做管脚mirror的原因，个人理解：应当是两rank下fly by结构的时候，为了CA信号能够尽可能地走线方便，减少stub（即线路板布线中的短线段）优化信号质量。

进公司开始搞DDR Controller了。未来要学的东西还有很多，先从DDR协议入手，然后是DDR Controller、DFI协议，目前认知较浅，主要还是看的太少了。希望一年的时间可以入门，写博客主要是为了监督自己，也是留一个大家讨论的地方。计划一个月的时间，翻译完JESD79-5B DDR5协议手册，希望对对大家有借鉴作用，翻译不对的地方，希望一块讨论，后期有新的认识，我也会不断修正我的翻译。

上网总结的一些时序分析和约束的知识点，知识难免会有漏洞，希望大家不吝赐教

FIFO (First-In-First-Out) 是一种先进先出的数据缓存器，在数字ASIC设计中常常被使用。在实际开发中，多数都是直接使用公司经过top-out验证的FIFO IP或者是ISE/Vivado工具自带的FIFO IP，并不需要自己造轮子。但是，作为设计者，必须要掌握FIFO的设计方法，这样可以适配于各种类型的FPGA开发板，可以实现国产化。作为求职者，FIFO设计的相关知识在面试环节出现频率极高，需要格外关注。​ FIFO按工作时钟域的不同可以分为：同步FIFO和异步FIFO。

设计时序是基本功，怎样才能高效的设计时序图呢？下面是我搜集到的工具以及我目前在用的工具，希望大家能找到最适合自己的工具。

这本书其实一般化，有点像国内填鸭式教学，很多东西不知道为什么，结论就出来了，但是作为笔试、面试来应试还是比较合适的

Linux下VCS&Verdi入门级联合仿真教程

ASIC设计流程及各个环节中常用的EDA工具

时序分析本质上就是一种时序检查，目的是检查设计中所有的D触发器是否能够正常工作，也就是检查D触发器的同步端口（数据输入端口）的变化是否满足建立时间要求（Setup）和保持时间要求（Hold）；检查D触发器的异步端口（异步复位端口）的变化是否满足恢复时间要求（Recovery）和移除时间要求（Removal）。

在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这3招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。

根据前人经验总结笔试面试过程中可能遇到的问题

跨时钟域，亚稳态的基础笔记

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Modelsim使用TCL脚本编写do文件进行快速仿真（前仿真）

Modelsim在对项目中文件进行编译、优化、仿真、调试过程中使用到的命令及存在的GUI操作

使用Debussy看项目代码的过程

Verilog在硬件电路设计时的一些小技巧

只是个人学习记录，不用做经验分享，如有帮助，实在荣幸至极。

一、官网介绍1.官网：Veripool2.介绍：Verilator：最快的 Verilog/SystemVerilog 模拟器 执行 lint 代码质量检查 接受可合成的 Verilog 或 SystemVerilog 编译成多线程 C + + 或 SystemC 创建 XML 用于自己的工具的前端3.What Verilator Does使用类似于 GCC 或 Synopsys 的 VCS 的参数调用 Verilator。它通过读取指定的 Verilog 或 SystemV.

各个软件包版本软件包/硬件版本备注树莓派4B+2G内存GCC7.3.0python3.7.9python2和python3切换pip21.0.1OpenEuler20.03LTSwget1.20.3Numpy1.20.1h5py2.10.0OpenCV4.5.1.48TensorFlow2.0.0wheel下载链接一、安装TensorFlow1.致谢在这里感谢 Ihelontr.