verilog编写数字频率计

  一个简易的数字频率计主要由一个分频器和计数器构成 ,它的基本原理就是计算 1 秒钟内被测时钟上升沿的个数即作它的频率值。

   1.   分频器的作用是由fpga时钟得到我们想要的时钟 ,这里假设fpga的晶振为50Mhz,那么为了得到高电平为1秒钟的时钟信号,就需要对输入的clk进行25000000倍分频得到一个频率为2Hz占空比50 %的使能信号记为en。

    2.   计数器的作用就是在使能信号en为高电平的1秒钟内计算被测信号上升沿的个数得到频率值 。想必说到这您已经有了思路了。(另外说明一下这里的计数器就直接定义成一个多位的寄存器count2,但是如果您想要将最终的频率值用数码管做显示输出,则需要定义多个模为10的计数器再把它们级联到一起,并且他们之间是进位关系,或者可以用上一篇文章写到的方法,将最终变量2进制码转换成10进制码做输出。

    下面结合仿真结果来介绍

                输入                 clk:时钟信号 频率50Mhz                       clk_in: 被测时钟

        输出                 fre:被测时钟频率值                                

        中间变量         count1:分频器计数                                count2:频率值计数 

                                  en:使能信号                                            load:载入信号

                                  clr:清零信号                                            clk_1hz:频率为标准1hz的时钟

   基本思想:    

使能信号en是由1hz的时钟2分频得到,load为en的反转,en为高电平的时间内count2计入clk_in的上升沿个数,当load 的上升沿来临时1s结束同时计数器count2将频率值赋给输出fre,0.5s之后clr上升沿来临,此时fre和计数器count2全部清零,准备下一次测量。

 在testbench中被测信号clk_in周期为734ns,对应频率值1s/734ns≈1362398 ,与测量结果值fre完全符合。

 

  下面给出代码

 code:









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