lijq94-CSDN博客

原创 altium designer 多模块相同布局与布线设计

4. 选中布局部分---复制，选好某一点，黏贴。-- 黏贴后的模块会自动标号尾缀 _1.1. 原理图先设计好这个通道，tools---annotation--anno sch。7，然后原理图改尾缀 _A,_B 更新。就实现多通道相同布局布线了。5.复制原理图，更改原理图标号,加尾缀 _1。2. 选中绿色线通道，标号，后缀暂时不加。3. 到pcb部分，布局，布线好。6更新原理图，形成联系。

2023-09-18 15:50:34 336

原因：Qt程序使用的UI.h文件并不是最新的UI文件，最新的ui.h在bulid文件夹里面了,软件依旧使用旧的ui.h文件。简单讲就是先要从*.ui生成ui_*.h然后再编译，所以界面未更新实际上是因为ui_*.h这个文件没有更新导致的。解决办法：1.1，在生成目标的文件夹内找到ui_*.h，复制到源代码文件夹内覆盖原来文件，成功2，删除源代码文件夹内ui_*.h后，clear all 然后再重新编译，失败。3，uic *.ui -o ui_*.h 失败，生成的ui_*.h是空的

2022-05-23 16:36:11 4954 2

原创 XPM_CDC简介

转：https://zhuanlan.zhihu.com/p/147058600上一篇文章介绍了单比特跨时钟域的不同应用场景的区别（基于Xilinx Parameterized Macros），主要有:同步Reset （XPM_CDC_SYNC_RESET）异步Reset (XPM_CDC_ASYNC_RESET) 电平信号（XPM_CDC_SINGLE）脉冲信号（XPM_CDC_PULSE）这篇我们来看一下这几个Macro的具体设计细节和原理。我会基于Xilinx Guide的

2021-07-06 11:06:57 6364

原创 ultrascale kintex）FPGA--问题总结2021-05-21

（ultrascale kintex）FPGA--问题总结(型号：XCKU040-FFVA1156-2-I）单通道采集1.pcie和ddr4初始设计正常可以通过。添加其他模块，特别是aximm要传输至ddr的模块出现问题包括：ddr 出现DQSCAL FAIL；pcie无法正常读写数据，但是bar和bypass可以正常工作解决办法：1.目前没啥好办法，通过增量编译，每次少添加模块，添加完编译后测试，通过再添加下一个模块。2，通过Partial Reconfiguration 部分重配..

2021-05-21 16:43:02 586

原创 ultrascale FPGA编译时遇到ddr4的mig核出现DQS CAL FAIL；2021-05-17

ultrascale FPGA编译时遇到ddr4的mig核出现DQSCAL FAIL一开始最简单的pcie和ddr4是正常工作的，但是一添加其他模块出现错误，但是时序反而是通过的。解决办法：本问题，通过更改implement改为performance实现时序的满足，并且上电测试后ddr4正常了.查询的其他解决办法：未测试https://forums.xilinx.com/t5/%E5%AD%98%E5%82%A8%E6%8E%A5%E5%8F%A3-%E8%A7%86%E9...

2021-05-17 10:26:40 3521 2

原创 cadence allergo 17.4快速导入 samacsys Library loader 元器件原理图和封装

准备工作：先安装好library loader软件官网链接：https://supplyframe.componentsearchengine.com/pcb-libraries.php安装好cadence(本人版本17.4)，推荐阿里狗安装，省心开始：参考1.哔哩哔哩视频（若侵权请联系，立马删）：allegro与libaryloader使用https://www.bilibili.com/video/BV11j411f7aC2.可参考官网链接：https://www.sam..

2021-03-09 11:26:53 2766

原创 vivado问题记录 [Place 30-132] Unroutable Placement! A BUFR / MMCM component pair is not placed

[Place 30-132] Unroutable Placement! A BUFR / MMCM component pair is not placed in a routable site pair. The pair can use the dedicated path between them if they are placed in the same clock region. If this sub optimal condition is acceptable for this desi

2020-05-27 08:42:43 3859

原创医疗知识

医疗知识学习https://www.analog.com/cn/analog-dialogue/articles/high-performance-data-converters-for-medical-imaging-systems.html1用于医疗成像系统的高性能数据转换器本文讨论一些主要的现代医疗成像系统，这些系统虽然运用完全不同的物理原理和处理技术，但都有一个共同点：采...

2020-01-08 10:40:07 327

转载 LVDS和JSED204B

一，JESD204B应用的优缺点接触过FPGA高速数据采集设计的朋友，应该会听过新术语“JESD204B”。这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，如果依旧采用传统的CMOS和LVDS已经很难满足设计要求，因此“JESD204B”应运而生...

2019-12-31 10:54:58 758

转载 DMA简介（一）

一、基本概念AXIDMA:官方解释是为内存与AXI4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可将CPU从数据搬移任务中解放出来。在ZYNQ中，AXIDMA就是FPGA访问DDR3的桥梁，不过该过程受ARM的监控和管理。使用其他的IP（也是AXI4-Stream转AXI4-MM）可以不需要ARM管理，但是在SOC开发时是危险的，这是后话了。如...

2019-09-09 11:05:48 919

转载 FET管介绍

百度文库的一个ppthttps://wenku.baidu.com/view/e590dbb2e109581b6bd97f19227916888586b961.html

2019-09-06 09:27:24 433

转载 Vivado使用技巧之IO规划方法详解

http://xilinx.eetrend.com/d6-xilinx/blog/2018-08/13328.html

2019-09-04 09:25:26 3185

转载 FPGA IO delay and 全局输入缓冲

Xilinx器件IO部分都有IDELAYCTRL，很多从Altera转过来的工程师都很疑惑它的用法和作用.IDELAYCTRL是IO的一个模块，在vivado设备可以看到它的位置，一般是按照bank来分布。它能够根据器件的PVT（工艺，电压和温度）差异给IO延迟模块提供精确的延迟tap。它一定是和IODELAY模块一起使用的，端口RDY代表了IODELAY模块经过正常校准后的结果。...

2019-09-03 16:41:55 2104

原创 xilinx 的ip AXI Quad SPI 使用寄存器传输数据及协议介绍

SPI协议介绍很多芯片都需要用到SPI协议进行配置，关于SPI协议有很多介绍。本人觉得下面介绍比较好，放在下方（侵权告知会删除）SPI和IIC对比https://blog.csdn.net/ce123_zhouwei/article/details/6878547 其英文原文地址：http://www.byteparadigm.com/applications/introduc...

2019-09-03 14:54:58 7784 2