ultrascale FPGA编译时遇到ddr4的mig核出现DQS CAL FAIL；2021-05-17

ultrascale FPGA编译时遇到ddr4的mig核出现DQS  CAL FAIL

 

一开始最简单的pcie和ddr4是正常工作的，但是一添加其他模块出现错误，但是时序反而是通过的。

解决办法：

本问题，通过更改implement改为performance实现时序的满足，并且上电测试后ddr4正常了.

查询的其他解决办法：未测试

https://forums.xilinx.com/t5/%E5%AD%98%E5%82%A8%E6%8E%A5%E5%8F%A3-%E8%A7%86%E9%A2%91/DDR-CAL-FAIL/m-p/932351/highlight/true

https://blog.csdn.net/linpeng_9527/article/details/105451043

https://blog.csdn.net/qq_22168673/article/details/110527965