core-v-verif系列之lib＜46＞

最新推荐文章于 2025-05-05 00:15:00 发布
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分类专栏： core-v-verif-40p 文章标签： core-v-verif
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版权

UVM环境介绍
HEAD commitID： 1f968ef

1. core-v-verif/lib/uvm_agents/uvma_core_cntrl/seq/uvma_core_cntrl_base_seq.sv

// Copyright 2020 OpenHW Group
// Copyright 2020 Datum Technology Corporation
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// Licensed under the Solderpad Hardware Licence, Version 2.0 (the "License");
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//     https://solderpad.org/licenses/
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// distributed under the License is distributed on an "AS IS" BASIS,
// WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
// See the License for the specific language governing permissions and
// limitations under the License.


`ifndef __UVMA_CORE_CNTRL_BASE_SEQ_SV__
`define __UVMA_CORE_CNTRL_BASE_SEQ_SV__


/**
 * Abstract object from which all other Core_cntrl agent sequences must extend.
 * Subclasses must be run on Core_cntrl sequencer (uvma_core_cntrl_sqr_c) instance.
 */
class uvma_core_cntrl_base_seq_c extends uvm_sequence;

   `uvm_object_utils(uvma_core_cntrl_base_seq_c)
   `uvm_declare_p_sequencer(uvma_core_cntrl_sqr_c)
   
   /**
    * Default constructor.
    */
   extern function new(string name="uvma_core_cntrl_base_seq");
   
endclass : uvma_core_cntrl_base_seq_c


`pragma protect begin


function uvma_core_cntrl_base_seq_c::new(string name="uvma_core_cntrl_base_seq");
   
   super.new(name);
   
endfunction : new


`pragma protect end


`endif // __UVMA_CORE_CNTRL_BASE_SEQ_SV__

2. 接口介绍

2.1 类定义与继承
class uvma_core_cntrl_base_seq_c extends uvm_sequence;
  • 代码介绍：定义了一个名为 uvma_core_cntrl_base_seq_c 的抽象基类，继承自 UVM 的 uvm_sequence 基类。该基类是所有 Core Control Agent 序列必须继承的父类。
  • 逻辑分析：通过继承 uvm_sequence，该类获得了 UVM 序列的基本功能，同时作为抽象基类为子类提供了统一的接口规范。
2.2 UVM 工具宏
`uvm_object_utils(uvma_core_cntrl_base_seq_c)
`uvm_declare_p_sequencer(uvma_core_cntrl_sqr_c)
  • 代码介绍：
    • uvm_object_utils 宏将类注册到 UVM 对象工厂
    • uvm_declare_p_sequencer 宏声明了一个指向 uvma_core_cntrl_sqr_c 类型序列器的指针
  • 逻辑分析：这些宏是 UVM 的标准实践，使序列能够被工厂创建并与特定类型的序列器交互。

3. 参数介绍

3.1 构造函数参数
extern function new(string name="uvma_core_cntrl_base_seq");
  • 代码介绍：构造函数接收一个字符串参数 name，默认值为 "uvma_core_cntrl_base_seq"。
  • 逻辑分析：提供默认名称简化对象创建，同时允许自定义名称以满足特定需求。

4. 模块实现介绍

4.1 头文件保护
`ifndef __UVMA_CORE_CNTRL_BASE_SEQ_SV__
`define __UVMA_CORE_CNTRL_BASE_SEQ_SV__
// ... 类定义 ...
`endif // __UVMA_CORE_CNTRL_BASE_SEQ_SV__
  • 代码介绍：标准头文件保护宏，防止重复包含。
  • 逻辑分析：确保类定义在编译时只被包含一次。
4.2 构造函数实现
function uvma_core_cntrl_base_seq_c::new(string name="uvma_core_cntrl_base_seq");
   super.new(name);
endfunction : new
  • 代码介绍：简单调用父类构造函数完成初始化。
  • 逻辑分析：基础初始化逻辑，确保对象正确构建。

5. 总结

uvma_core_cntrl_base_seq_c 是一个 UVM 序列基类，为 Core Control Agent 的所有序列提供基础框架。通过继承 uvm_sequence 并添加必要的 UVM 宏，它确保了子类能够正确集成到 UVM 验证环境中。简洁的实现专注于提供核心功能，同时保持足够的扩展性。

2. core-v-verif/lib/uvm_agents/uvma_core_cntrl/uvma_core_cntrl_agent.sv

// 
// Copyright 2020 OpenHW Group
// Copyright 2020 Datum Technology Corporation
// Copyright 2020 Silicon Labs, Inc.
//
// Licensed under the Solderpad Hardware Licence, Version 2.0 (the "License");
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//     https://solderpad.org/licenses/
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// 


`ifndef __UVMA_CORE_CNTRL_AGENT_SV__
`define __UVMA_CORE_CNTRL_AGENT_SV__

/**
 * Virtual base class agent for Core Control
 * Encapsulates:
 * - Paraameter sampling
 * - Bootstrap pin randomization and driving
 * - Core configuration and randomization
 */
virtual class uvma_core_cntrl_agent_c extends uvm_agent;
   
   // Objects
   uvma_core_cntrl_cfg_c    cfg;
   uvma_core_cntrl_cntxt_c  cntxt;

   // Components   
   uvma_core_cntrl_sqr_c    sequencer;
   uvma_core_cntrl_drv_c    driver;   

   `uvm_field_utils_begin(uvma_core_cntrl_agent_c)
      `uvm_field_object(cfg  , UVM_DEFAULT)
      `uvm_field_object(cntxt, UVM_DEFAULT)
   `uvm_field_utils_end
   
   /**
    * Default constructor.
    */
   extern function new(string name="uvma_core_cntrl_agent", uvm_component parent=null);
   
   /**
    * 1. Ensures cfg & cntxt handles are not null
    * 2. Builds all components
    */
   extern virtual function void build_phase(uvm_phase phase);
   
   /**
    * 1. Links agent's analysis ports to sub-components'
    * 2. Connects coverage models and loggers
    */
   extern virtual function void connect_phase(uvm_phase phase);

   /**
    *  run_phase will kick off the control sequence that runs the duration
    *  of the simulation (if this agent is active)
    */
   extern virtual task run_phase(uvm_phase phase);

   /**
    * Uses uvm_config_db to retrieve cfg and hand out to sub-components.
    */
   extern virtual function void get_and_set_cfg();
   
   /**
    * Uses uvm_config_db to retrieve cntxt and hand out to sub-components.
    */
   extern virtual function void get_and_set_cntxt();
   
   /**
    * Uses uvm_config_db to retrieve the Virtual Interface (vif) associated with this
    * agent.
    */
   extern virtual function void retrieve_vif();
   
   /**
    * Creates sub-components.
    */
   extern virtual function void create_components();
   
   /**
    * Connects sequencer and driver's TLM port(s).
    */
   extern virtual function void connect_sequencer_and_driver();
   
   /**
    * Connects agent's TLM ports to driver's and monitor's.
    */
   extern virtual function void connect_analysis_ports();
   
   /**
    * Connects coverage model to monitor and driver's analysis ports.
    */
   extern virtual function void connect_cov_model();
   
   /**
    * Connects transaction loggers to monitor and driver's analysis ports.
    */
   extern virtual function void connect_trn_loggers();
   
endclass : uvma_core_cntrl_agent_c


function uvma_core_cntrl_agent_c::new(string name="uvma_core_cntrl_agent", uvm_component parent=null);
   
   super.new(name, parent);
   
endfunction : new

function void uvma_core_cntrl_agent_c::build_phase(uvm_phase phase);
   
   super.build_phase(phase);
   
   get_and_set_cfg  ();
   get_and_set_cntxt();
   retrieve_vif     ();
   create_components();

endfunction : build_phase

function void uvma_core_cntrl_agent_c::connect_phase(uvm_phase phase);
   
   super.connect_phase(phase);
   
   connect_sequencer_and_driver();
   connect_analysis_ports();
   
   if (cfg.cov_model_enabled) begin
      connect_cov_model();
   end
   if (cfg.trn_log_enabled) begin
      connect_trn_loggers();
   end
   
endfunction: connect_phase

task uvma_core_cntrl_agent_c::run_phase(uvm_phase phase);

endtask : run_phase

function void uvma_core_cntrl_agent_c::retrieve_vif();

endfunction : retrieve_vif

function void uvma_core_cntrl_agent_c::get_and_set_cfg();
   
   if (uvm_config_db#(uvma_core_cntrl_cfg_c)::get(this, "", "cfg", cfg)) begin
      `uvm_info("CFG", $sformatf("Found configuration handle:\n%s", cfg.sprint()), UVM_DEBUG)
      uvm_config_db#(uvma_core_cntrl_cfg_c)::set(this, "*", "cfg", cfg);
   end
   else begin
      `uvm_fatal("CFG", $sformatf("%s: Could not find configuration handle", this.get_full_name()));
   end
   
endfunction : get_and_set_cfg


function void uvma_core_cntrl_agent_c::get_and_set_cntxt();
   
   if (uvm_config_db#(uvma_core_cntrl_cntxt_c)::get(this, "", "cntxt", cntxt)) begin
      uvm_config_db#(uvma_core_cntrl_cntxt_c)::set(this, "*", "cntxt", cntxt);
   end
   else begin
      `uvm_fatal("CNTXT", $sformatf("%s: Could not find context handle", this.get_full_name()));
   end
   
endfunction : get_and_set_cntxt


function void uvma_core_cntrl_agent_c::create_components();

   if (cfg.is_active == UVM_ACTIVE) begin
      sequencer = uvma_core_cntrl_sqr_c::type_id::create("sequencer", this);
      driver = uvma_core_cntrl_drv_c::type_id::create("driver", this);
   end

endfunction : create_components


function void uvma_core_cntrl_agent_c::connect_sequencer_and_driver();

   if (cfg.is_active == UVM_ACTIVE) begin
      driver.seq_item_port.connect(sequencer.seq_item_export);      
   end

endfunction : connect_sequencer_and_driver


function void uvma_core_cntrl_agent_c::connect_analysis_ports();
         
endfunction : connect_analysis_ports


function void uvma_core_cntrl_agent_c::connect_cov_model();
      
endfunction : connect_cov_model


function void uvma_core_cntrl_agent_c::connect_trn_loggers();
   
endfunction : connect_trn_loggers


`endif // __UVMA_CORE_CNTRL_AGENT_SV__

2. 接口介绍

2.1 类定义与继承
virtual class uvma_core_cntrl_agent_c extends uvm_agent;
  • 代码介绍：定义了一个名为uvma_core_cntrl_agent_c的虚基类，继承自UVM的uvm_agent基类。
  • 逻辑分析：作为虚基类，它不能被直接实例化，主要用于为具体实现类提供接口规范。继承uvm_agent使其具备UVM agent的标准功能。
2.2 成员变量
uvma_core_cntrl_cfg_c    cfg;
uvma_core_cntrl_cntxt_c  cntxt;
uvma_core_cntrl_sqr_c    sequencer;
uvma_core_cntrl_drv_c    driver;
  • 代码介绍：
    • cfg：配置对象，类型为uvma_core_cntrl_cfg_c
    • cntxt：上下文对象，类型为uvma_core_cntrl_cntxt_c
    • sequencer：序列器组件
    • driver：驱动器组件
  • 逻辑分析：这些成员变量构成了agent的核心组件，分别负责配置管理、状态维护、序列调度和驱动控制。
2.3 UVM字段宏
`uvm_field_utils_begin(uvma_core_cntrl_agent_c)
   `uvm_field_object(cfg  , UVM_DEFAULT)
   `uvm_field_object(cntxt, UVM_DEFAULT)
`uvm_field_utils_end
  • 代码介绍：使用UVM字段宏注册配置和上下文对象。
  • 逻辑分析：这些宏使配置和上下文对象支持UVM的自动复制、比较、打印等操作。

3. 参数介绍

3.1 构造函数参数
extern function new(string name="uvma_core_cntrl_agent", uvm_component parent=null);
  • 代码介绍：构造函数接收组件名称和父组件两个参数，都有默认值。
  • 逻辑分析：默认参数值简化了对象创建，同时保留了自定义命名的灵活性。

4. 模块实现介绍

4.1 构造函数实现
function uvma_core_cntrl_agent_c::new(string name="uvma_core_cntrl_agent", uvm_component parent=null);
   super.new(name, parent);
endfunction : new
  • 代码介绍：简单调用父类构造函数完成初始化。
  • 逻辑分析：基础初始化逻辑，确保对象正确构建。
4.2 build_phase实现
function void uvma_core_cntrl_agent_c::build_phase(uvm_phase phase);
   super.build_phase(phase);
   get_and_set_cfg();
   get_and_set_cntxt();
   retrieve_vif();
   create_components();
endfunction : build_phase
  • 代码介绍：依次执行：
    1. 调用父类build_phase
    2. 获取配置对象
    3. 获取上下文对象
    4. 获取虚拟接口
    5. 创建子组件
  • 逻辑分析：标准UVM构建流程，确保各组件按正确顺序初始化。
4.3 connect_phase实现
function void uvma_core_cntrl_agent_c::connect_phase(uvm_phase phase);
   super.connect_phase(phase);
   connect_sequencer_and_driver();
   connect_analysis_ports();
   if (cfg.cov_model_enabled) connect_cov_model();
   if (cfg.trn_log_enabled) connect_trn_loggers();
endfunction: connect_phase
  • 代码介绍：完成端口连接和可选组件（覆盖率模型、事务日志）的连接。
  • 逻辑分析：条件判断使这些可选组件只在配置启用时才被连接。

5. 总结

uvma_core_cntrl_agent_c是一个标准的UVM agent虚基类，提供了核心控制agent的基本框架。它通过清晰的阶段方法划分（build_phase、connect_phase等）实现了组件的创建和连接。配置和上下文对象的管理机制完善，支持灵活的组件扩展。作为虚基类，它为具体实现类提供了良好的扩展基础，同时通过UVM标准接口确保了与其他组件的兼容性。

3. core-v-verif/lib/uvm_agents/uvma_core_cntrl/uvma_core_cntrl_cfg.sv

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// Copyright 2020 OpenHW Group
// Copyright 2020 Datum Technology Corporation
// Copyright 2020 Silicon Labs, Inc.
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// Licensed under the Solderpad Hardware Licence, Version 2.0 (the "License");
// you may not use this file except in compliance with the License.
// You may obtain a copy of the License at
//
//     https://solderpad.org/licenses/
//
// Unless required by applicable law or agreed to in writing, software
// distributed under the License is distributed on an "AS IS" BASIS,
// WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
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// limitations under the License.
//

`ifndef __UVMA_CORE_CNTRL_CFG_SV__
`define __UVMA_CORE_CNTRL_CFG_SV__


/**
 * Object encapsulating all parameters for creating, connecting and running all
 * Clock & Reset agent (uvma_core_cntrl_agent_c) components.
 */

 virtual class uvma_core_cntrl_cfg_c extends uvm_object;

   string                        core_name;
    // Major mode enable controls
   rand bit                      enabled;
   rand uvm_active_passive_enum  is_active;
   rand bit                      scoreboard_enabled;
   bit                           disable_all_csr_checks;
   bit [CSR_MASK_WL-1:0]         disable_csr_check_mask;
   rand bit                      cov_model_enabled;
   rand bit                      trn_log_enabled;

   // ISS configuration
   bit                           use_iss;
   string                        iss_control_file = "ovpsim.ic";

   // RISC-V ISA Configuration
   rand corev_mxl_t              xlen;
   rand int unsigned             ilen;

   rand bit                      ext_i_supported;
   rand bit                      ext_a_supported;
   rand bit                      ext_m_supported;
   rand bit                      ext_c_supported;
   rand bit                      ext_p_supported;
   rand bit                      ext_v_supported;
   rand bit                      ext_f_supported;
   rand bit                      ext_d_supported;
   rand bit                      ext_zba_supported;
   rand bit                      ext_zbb_supported;
   rand bit                      ext_zbc_supported;
   rand bit                      ext_zbe_supported;
   rand bit                      ext_zbf_supported;
   rand bit                      ext_zbm_supported;
   rand bit                      ext_zbp_supported;
   rand bit                      ext_zbr_supported;
   rand bit                      ext_zbs_supported;
   rand bit                      ext_zbt_supported;
   rand bit                      ext_zcb_supported;
   rand bit                      ext_zifencei_supported;
   rand bit                      ext_zicsr_supported;
   rand bit                      ext_zicntr_supported;
   rand bit                      ext_xcvxif_supported;

   // Core specific extensions
   rand bit                      ext_cv32a60x_supported
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内容概要：本文详细介绍了如何使用西门子S7-200 SMART PLC与三台台达MS300变频器进行Modbus RTU通讯的具体步骤和技术要点。首先，文章强调了正确的硬件连接方法，包括PLC与变频器之间的485总线连接以及终端电阻的设置。接着，深入讲解了变频器的关键参数配置，确保通讯稳定可靠。然后，展示了核心程序的设计思路，特别是轮询机制的应用，通过定时中断实现对三台变频器的状态监测和控制。此外，还提供了触摸屏的配置方法，使操作更加直观便捷。最后，分享了一些常见的调试经验和避坑指南，帮助解决实际应用中可能遇到的问题。 适合人群：从事工业自动化领域的工程师和技术人员，尤其是对PLC与变频器通讯感兴趣的读者。 使用场景及目标：适用于需要将多台变频器集成到PLC控制系统中的工程项目，旨在提高系统的稳定性和可靠性，同时降低维护成本。 其他说明：文中提供的代码片段和配置建议均基于作者的实际经验，具有较高的实用价值。对于初学者来说，建议先理解基本概念再逐步深入实践。
7天打造Rust命令行工具：Clap与StructOpt深度对比.pdf
05-05
文档支持目录章节跳转同时还支持阅读器左侧大纲显示和章节快速定位，文档内容完整、条理清晰。文档内所有文字、图表、函数、目录等元素均显示正常，无任何异常情况，敬请您放心查阅与使用。文档仅供学习参考，请勿用作商业用途。 Rust 以内存安全、零成本抽象和并发高效的特性，重塑编程体验。无需垃圾回收，却能通过所有权与借用检查机制杜绝空指针、数据竞争等隐患。从底层系统开发到 Web 服务构建，从物联网设备到高性能区块链，它凭借出色的性能和可靠性，成为开发者的全能利器。拥抱 Rust，解锁高效、安全编程新境界！
互联网大厂裁员背后的经济规律与增长天花板.mp4
最新发布
05-05
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2025年交换原理与技术.zip
05-05
2025年交换原理与技术.zip
基于PLC的智能农业温室大棚控制系统中电气控制设计与图纸详解 其中包括梯形图程序、接线图及io分配等内容，带您领略组态画面的精彩展示。
05-05
内容概要：本文详细介绍了基于PLC（可编程逻辑控制器）的智能农业温室大棚控制系统的各个方面。主要内容涵盖IO分配、梯形图程序编写、接线图绘制和组态画面设计。通过合理的IO分配，PLC能够准确获取环境数据并控制相关设备；梯形图程序实现了对温度、湿度等环境因素的自动化控制；接线图确保了硬件连接的准确性；组态画面提供了用户友好的操作界面。此外，还分享了一些实际应用场景和技术细节，如温度控制梯形图实战、接线冷知识、组态画面设计技巧以及调试现场的经验。 适合人群：从事农业自动化、工业控制领域的工程师和技术人员，特别是对PLC编程和智能农业感兴趣的读者。 使用场景及目标：适用于希望提高农业生产效率和智能化水平的农场主和农业企业。通过引入PLC控制系统，可以实现对温室环境的精准控制，减少人工干预，提升作物产量和质量。 其他说明：文中不仅提供了理论知识，还包括了许多实践经验，帮助读者更好地理解和应用PLC技术于智能农业中。
基于TypeScript+three.js 实现的三维地质模型剖切，以及剖面的补充+源码+项目文档（毕业设计&课程设计&项目开发）
05-05
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