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《通信IC设计》学习之路
一名FPGA攻城狮在学习李庆华版《通信IC设计》之路的点滴
长苏
这个作者很懒,什么都没留下…
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第一章:1.3.2.3 APB总线接口
APB总线示例如下:`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2020/03/29 10:57:19// Design Name: ...原创 2020-03-29 11:24:44 · 1840 阅读 · 0 评论 -
第一章:1.3.2.3 AHB总线接口
信号声明AMBA_defines.v`define HTRANS_IDLE 2'b00`define HTRANS_BUSY 2'b01`define HTRANS_NONSEQ 2'b10`define HTRANS_SEQ 2'b11`define HRESP_OK 1'b0`define H...原创 2020-03-28 23:51:51 · 579 阅读 · 0 评论 -
第一章:1.2.8.8 在testbench中存储数据波形
波形文件存储格式标准化`define dump_level 10module dump_task;initial begin #1; `ifdef VCS_DUMP $display("Start Recording Waveform in VPD format!"); $vcdpluson(); $vcdplustraceon; `endif ...原创 2020-03-28 11:40:20 · 556 阅读 · 0 评论 -
第一章:1.2.8.7 任务Task
此处纠正一点:第一行“task”语句中可以列出端口名称,也可以不列出。如下所示,task cpu_read和task cpu_write的定义都是正确的`define TIMESLICE 25module bus_wr_rd_test();reg clk,rd,wr,ce;reg [7:0] addr,data_wr,data_rd;reg [7:0] read_data;//...原创 2020-03-28 11:20:42 · 167 阅读 · 0 评论 -
第一章:1.2.8.6 Verilog系统函数
Verilog HDL语言中共有以下一些系统函数和任务:$bitstoreal, $rtoi,$display,$setup,$finish,$skew,$hold,$setuphold,$itor,$strobe,$period,$time,$printtimescale,$timeformat,$realtime,$width,$realtobits,$write,$recovery....原创 2020-03-28 11:00:09 · 1848 阅读 · 0 评论 -
第一章:1.2.3 第四个Verilog程序:function与时序电路组合
此例中原书有错,故进行记录,代码如下:module MAC #( parameter N = 8 )( input clk, input rstn, input [N-1:0] opa, input [N-1:0] opb, output [2*N-1:0] out );reg [...原创 2020-02-29 17:58:15 · 351 阅读 · 0 评论 -
第一章:1.2.3 第一个Verilog程序:通用加法器
此例中原书有错,故进行记录,代码如下:module adderN #(parameter N = 4)( input [N-1:0] a, input [N-1:0] b, input cin, output cout, output [N-1:0] sum );wire ...原创 2020-02-29 17:52:54 · 494 阅读 · 0 评论