XILINX DDR4 SDRAM（MIG）笔记2(基于VU9P FPGA)

最新推荐文章于 2024-08-12 11:47:19 发布

长苏

最新推荐文章于 2024-08-12 11:47:19 发布

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分类专栏： Xilinx IP&primitive调试笔记文章标签： verilog systemverilog

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文链接：https://blog.csdn.net/linpeng_9527/article/details/105596704

版权

本文是关于XILINX DDR4 SDRAM (MIG) 在VU9P FPGA上的配置笔记，详细介绍了IP配置的各个步骤，包括Basic、AXI Options、Advanced Clocking等页面的设置，以及重要的时钟和复位信号处理。文中特别提醒了c0_init_calib_complete信号的使用注意事项。

摘要由CSDN通过智能技术生成

XILINX DDR4 SDRAM（MIG）笔记1(基于VU250 board)https://blog.csdn.net/linpeng_9527/article/details/105451043

XILINX DDR4 SDRAM（MIG）笔记2(基于VU9P FPGA)https://blog.csdn.net/linpeng_9527/article/details/105596704

一句话：使用以下配置，保证你的IP直接上板能work，不用仿真！！！欢迎点赞

FPGA型号：Xilinx VU250 board

IP版本：V2.2

数据手册：https://www.xilinx.com/support/documentation/ip_documentation/ultrascale_memory_ip/v1_4/pg150-ultrascale-memory-ip.pdf

先附上XDMA和MIG的整个设计拓扑

最低0.47元/天解锁文章

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