Verilog语句内延迟与语句间延迟的区别

大早晨的被问及FPGA Verilog语法中语句间延迟与语句内延迟的区别。给其讲解了两遍他都没明白，突然想到一个很形象的例子，于是就总结一下：

先列出两种时延的形式：

1>、语句间延迟

#2 ack = state;

2>、语句内延迟

ack = #2 state;

书本上的内容就不拷贝到这儿了。那么我的很形象的解释是什么呢，陈述如下：

如果把这个过程比喻为排队买票，排队到达售票窗口的时间就是延迟的时间

语句间延迟就是正常排队买票，时间耗尽时能不能买到票是不一定的，因为存票量会在你排队的时间变化，最终就能否买到票有排队状况的最新状态决定；

语句内延迟就是售票员看到你排队时，就为你保留票，无论存票如何变化，等你排到售票窗口一定就能拿到你开始排队那时刻售票员为你预留的那张票。

应该说这个过程比喻成买票行为，加了延迟就成了排队买票喽。欢迎指教。