ARM 硬件设计需注意的几点问题

电源 问题
1.VDDCORE和VDDIO引脚 电源
A)VDDCORE和VDDIO引脚 电源 必须连接到使用退耦电容的干净的直流 电源 上；退耦电容应尽可能的接近微 控制 器的VDD和GND引脚；退耦电容典型值是33nF到100nF。
B)除保证复位的延时时间大于两个 电源 的上升时间外，对 电源 的时序上没有特殊的要求。
C)值得注意的是在VDDCORE一直给微 控制 器供电保存内部RAM和寄存器内容时VDDIO供电不能停止，如果这样的话他不是破坏性的，带能导致内部外围设备的输入进入一个不确定的状态。此外，除电流连续状态下的阻性 负载 外，VDDIO的电流消耗依赖于连接到EBI的I/O线和PIO线切换时的 负载 电容。这就是说，当CPU处于备用状态时不需要停止VDDIO.
2.VPP引脚
VPP用来提高FLASH的编程和擦除速度。电压范围参见数据手册。VPP引脚可以不连接，为防止意外，可以考虑施加一个已知的电平以防止步必要的动作。

主时钟引脚
1.MCKI引脚
MCKI引脚是微 控制 器的主时钟输入引脚。此引脚输入一个方波时钟信号。外部时钟的高半周期（tCH)和低半周期(tCL)有一个最小值，见数据手册。AT91X40X系列没有内部振荡器，仅仅连接一个晶振是不可以的。
2.MCKO引脚
MCKO引脚提供一个延时的MCKI引脚的时钟输入信号的镜像以提供系统内的其他设备使用。MCKO 驱动 能力低，用它来 驱动 几个TTL负
载是不可行的。当使用BGA封装的AT91X40X系列微 控制 器时，如果这个引脚不使用，强烈建议你将它作为 PCB 上的 测试 点。这样用来快速判断微 控制 器是否有一个正确的时钟

NRST输入引脚
NRST引脚用于主系统复位。它为低时复位所有内部设备寄存器，ARM内核的程序计数器和JTAG/ICE端口。在系统引导时他采样BMS和NTRI引脚。NRST必须被保持到提供给微 控制 器的 电源 稳定和依照外部振荡器的启动时间。
在释放NRST引脚前必须保持0电平至少10个时钟周期以便能够正确的采样BMS和NTRI引脚。
复位期间采样的引脚
1.引导模式选择引脚(BMS)
P25/BMS输入引脚在NRST引脚的上升沿采样。这个引脚使ARM7TDMI内核从他的内部闪存，或连接到EBI的片选0(NCS0)的一个或多个闪存开始读取指令。一旦BMS引脚在复位期间被采样完毕并且 处理器 正确初始化，P25/BMS引脚能够作为通用I/O引脚。
依赖于BMS引脚的电平，能够选择引导用存储器数据总线宽度的选择，8位或16位。具体请参见数据手册。
2.三态输入引脚
为了调试的方便，AT91X40X系列提供了一个三态模式。这能够从目标板连接仿真探头到 应用 板。在三态模式，所有AT91X40X系列微 控制 器的输出 驱动 引脚均被禁止。对于基于闪存的AT91FR40X系列微 控制 器，三态模式使编程器像对待ATMEL闪存一样对待微 控制 器。
当用户不使用AT91系列的三态模式时，在复位期间NTRI引脚必须通过一个400KR的电阻上拉。注意，NTRI引脚复用为I/O线P21和USART1的TXD1引脚。如果此引脚连接到一个内部包含400KR电阻的标准RS232 驱动 器，则不需要上拉电阻。详细参见RS232 驱动 器。

JTAG/ICE端口引脚
在带IEEE1149标准的JTAG/ICE端口的任何ARM 处理器 中，TDI,TDO,TMS和TCK是最少的引脚。除TDO引脚外的其他所有引脚内部均有大约10KR的上拉电阻。

这些引脚用来访问ARM内核的ICE以进行调试。ATX40X系列在 数字 I/O单元不具有边界扫描特性，因此在此系列中JTAG的边界扫描特性不能使用。

PIO引脚
1.复用引脚
大多数的I/O引脚复用为一个或两个内部设备。这些引脚的大多数在PIO模式重新安排状态，举例来说，对于P21/TXD/NTR1示例来说，不受内部设备 驱动 。其他一些引脚像地址线A20-A23在外围模式有他们自己的安排状态，举例来说，受EBI 驱动 。如果这些引脚复位后由不由外围设备 驱动 ，他们作为通用I/O引脚。
未使用的引脚不用连接但为了避免一些外部异常信号导致的不必要行为和/或内部震荡导致的额外电流损耗，通常考虑在初始化代码中设置这些未使用的引脚为输出模式。这些I/O线在 嵌入式 微 控制 器中没有上拉或下拉电阻。
2.单一功能的PIO引脚
单一功能的PIO引脚不和任何内部设备复用的I/O引脚。缺省状态，所有I/O引脚在复位后在输入模式。未使用的I/O引脚可以不连接，但要在初始化代码中设置为输出模式。这些I/O线在 嵌入式 微 控制 器中没有上拉或下拉电阻。

1.地址线引脚
AT91X40X系列地址总线有24根地址线并且因此能够访问16M的存储器空间。地址线A0-A23不能和任何PIO线或内部设备复用。地址线A20-A23复用为PIO线和四个附加的4个片选线。在访问设备时如果这4个高4位地址线不使用，他们能够作为片选线或PIO线。当使用基于闪存的AT91X40X系列微 控制 器时，注意地址线A20复位后不得作为片选线(CS7)或PIO线。A20是内部闪存的MSB(最高位）。
2.数据总线引脚
AT91X40X系列数据总线能够使用8-位或16-位模式，这依赖于片选线0(NCSO)的BMS引脚状态和其他所有片选线的EBI 芯片 选择寄存器的配置。需要注意的是，AT91X40X系列微 控制 器的数据总线没有内部上拉或下拉电阻。强烈建议你增加100KR左右的上拉或下拉电阻以防止外部干扰信号导致的未知动作和/或内部振荡器故障导致的VDDIO和VDDCORE的额外电流损耗。AT91的EBI数据总线能够 驱动 的 负载 电容能够通过AT91 EBI定时计算器 应用 笔记估算。
3. 控制 信号引脚
控制 总线有以下几个模式读写线，片选线和字节选择线，他们使用户能够连接多种存储器和外围设备。注意的是，依赖于微 控制 器的主时钟，必须NWR和NRD线可接受的最大 负载 电容在可接受的范围内。过载的NWR和NRD线可以延长一些EBI延时，因而发生读或写访问不一致。
控制 总线信号能够 驱动 的 负载 电容能够通过AT91 EBI定时计算器 应用 笔记估算。
4.NWAIT引脚
在访问的任何时间或标准的等待状态不足够时NWAIT引脚能够增加读或写访问的额外的等待周期。当NWAT引脚被检测到为低时，内核时钟停止并且EBI停止当前访问但不改变输出信号或内部计数器和状态。当NWAIT引脚被重新释放后，内核时钟启动并且EBI结束访问操作。
NWAIT引脚输入低激活并且在主时钟的上升沿检测。NWAIT输入信号仅仅能够在主时钟低阶段同步激活。
NWAIT信号在时钟的上升沿也必须保证设置时间和保持所需的时间匹配。当设置和保持时间不匹配时，它可以立即冻结EBI信号到他们的活动状态（或甚至一些周期之后）并且保持这个状态直到执行 硬件 复位。如果NWAIT引脚由像 DSP 或 FPGA 之类的外部 器件 驱动 ，用户必须保证当AT91微 控制 器上电时NWAIT引脚为高 驱动 。如果NWAIT引脚未使用，必须增加一个100KR的上拉电阻。