2021-10-18

最新推荐文章于 2023-03-01 16:59:59 发布
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文章标签： verilog
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verilog常见bug
1
[USF-XSim-62] ‘simulate’ step failed with errors. Please check the Tcl console or log files for more information.
[Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.
同时出现这两个，好像是存储路径不对，也不知道怎么改，把原文件删了，重新写一遍就对了

liuyuanwei23
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vivado仿真出错：[USF-XSim 62] 'compile' step failed with error(s) while executing
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