Vivado 错误代码 [USF-XSim-62] [XSIM 43-4316] 解决思路

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浅浅记录一下这个小问题

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目录

说明

问题描述

问题解决

什么原因？

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说明

VIVADO IDE ：2018.3

操作系统：WIN 10

FPGA芯片系列：Virtex-7 (xc7vx690tffg1761-2)

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问题描述

姑且把这个问题称为离奇案件，昨天晚上我还是可以正常执行功能仿真，今天一大早过来，跑仿真就老是报这个错误：

[USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'E:/MY_PROJECT/RADAR/PCIE_12_CHAN/PCIE_12CHAN_64RCV/PCIE_12CHAN_64RCV.sim/sim_1/behav/xsim/xvhdl.log' file for more information.

然后查看对应的 xvhdl.log 文件，发现：

ERROR: [XSIM 43-4316] Can not find file: /sim_1/ip/FIFO_DUALCLOCK/hdl/blk_mem_gen_v8_4_vhsyn_rfs.vhd

问题解决

其实我的设计文件里面已经不包括这个模块了，并且我甚至已经移除该IP核（因为是之前工程移植的，目前已经不需要这个IP核了），还是会报这个错误，不得已，做如下操作：

1、根据错误路径，将原工程对应的文件拷贝到当前工程，并且文件夹命名与错误路径中要求的名字保持一致。

2、关闭工程

3、重新的打开工程

BUT ! 相同的错误弹窗。还是报相同的错误，我就很纳闷了。再次打开  xvhdl.log 文件 时，我发现该文件并未被修改过，及修改时间并不是当前时间。所以我决定尝试：

1、全选  xvhdl.log 文件 中的信息，删除后保存文件；

2、重新执行 功能仿真，发现可以正常执行。

什么原因？

目前我也不知道导致该错误的根本原因是什么，但是有一点可以肯定的是 如果不清楚  xvhdl.log 文件 中的信息，重新执行仿真，老问题依然存在，确实需要删除  xvhdl.log 文件 中的信息。另外就是一定注意  xvhdl.log 文件 的修改时间有没有变化，如果一直没变化，那大概率删除  xvhdl.log 文件 中的错误信息然后保存就可以解决。

那么如果删除了  xvhdl.log 文件 中的信息并保存，然后运行功能仿真再次出现问题，那就需要先把  xvhdl.log 文件 报的 错误解决一下再尝试上面的方法。

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以上就是仿真错误 [USF-XSim-62]  [XSIM 43-4316]  的解决思路，供参考~

欢迎补充、交流~