FPGA
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FPGA GDBX(狗都不学)!!!
没有价值的生命
这个作者很懒,什么都没留下…
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FPGA 40 专题 verilog语法编程规范
FPGA 40 专题 verilog语法编程规范在这里主要是给自己写一个备忘录,加强个人记忆。详细可以参考地址1:https://www.runoob.com/w3cnote/verilog2-codestyle.html 进行学习或者参考地址2:https://hitsz-cslab.gitee.io/diglogic/codingstyle/codingstyle/ 进行学习1、信号变量、寄存器变量、模块名称的命名在编写verilog代码的时候,和其它语言也是类似的,如 C/C++、pyth原创 2022-04-21 17:13:37 · 862 阅读 · 0 评论 -
FPGA常见报错情况
FPGA常见报错情况1、Error (12061): Can’t synthesize current design – Top partition does not contain any logic需要将文件加入到仿真文件中,不然没有下一步的操作原创 2020-10-03 12:47:04 · 13337 阅读 · 2 评论 -
notepad++ verilog代码 护眼色等其它参数设置
目的: 有的时候在其它电脑上干活的时候,在自己电脑配置的不能用,所以需要在其它电脑上手动配置一下方便一些。做个记录,下次再次调整的时候更快。其余冲突的随便改(一遍就是shifl + Alt + ctrl + 其它的字符或者F1 之类的)原因: 白色的notepad++ 时间长了眼睛会特别累,需要换护眼色保护眼睛。3 调整Verilog 字体其它颜色(为了好用,微调一下)3-2 背景色是护眼的时候,这个数字颜色需要调整深一点。其它的默认是对的,不过也可以核对一下,具体有下面几个。原创 2023-10-15 12:07:00 · 221 阅读 · 0 评论 -
packet_width_trans_tb.v小位宽转大位宽仿真文件
【代码】packet_width_trans_tb.v小位宽转大位宽仿真文件。原创 2023-09-10 22:42:10 · 113 阅读 · 0 评论 -
FPGA 学习 10 基础 counter IP 核的使用
title: FPGAdate: 2020/11/08cover: /img/fpga.pngcategories: FPGA学习tags: FPGA学习FPGA 学习 10 基础 counter IP 核的使用[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-amSxguPJ-1627394885887)(img/blog_img/fpga/image-20210720112353055.png)]主要功能 :当cin为高电平,且时钟上升沿到来的时,计数器开始.原创 2023-03-29 22:44:02 · 575 阅读 · 0 评论 -
FPGA 学习 03 蜂鸣器音乐播放器
FPGA 学习 03 蜂鸣器音乐播放器music_test.v 文件module music_test( Clk, //时钟信号 Rst_n, //复位信号 CNT_ENABLE, //Cnt_Enable=1 时,开启定时 //Cnt_Enable=0 时低电平时,不使能定时 beep );input Clk ;input Rst_n ;input CNT_ENABLE ;output beep ;wire [31:0]CNT_NOW ;wire Full_原创 2023-03-29 22:43:25 · 531 阅读 · 0 评论 -
2021-08-04
FPGA21 嵌入式块Ram应用之Rom(Read only memory)模块名称: romIP Core主要功能 :调用内部的资源,实现只读功能实验目的 :了解这些芯片专用硬件资源的情况下,将其合理的应用到对应的系统中.主要应用: 系统一些初始化参数的配置的数据,DAC实现的任意信号的发送。实验现象:1、将一组固定的数据(三角波形表)存储在FPGA中使用IP核构建的片上ROM中,开发板上电后,系统开始从ROM中读出数据,并将数据直接通过并口输出。通过使用signalTapⅡl软件实时抓取并原创 2023-03-29 22:44:21 · 374 阅读 · 0 评论 -
WIN11(WIN10)解决Modelsim执行patch.dll没有license弹出的情况
最近换新电脑,然后安装Modelsim10.4 的时候,每次注册执行那个oatch.dll的时候,没法出现license。可以通过下面敲命令行的方式运行,基本上就能解决问题。解决方案:以管理员的方式运行CMD命令行......原创 2022-04-10 11:59:43 · 2259 阅读 · 3 评论 -
FPGA 39 SDRAM 控制器驱动设计(优化:实现连续读写功能的操作)
FPGA 39 SDRAM 控制器驱动设计一、基本知识和概念: SDRAM 和 SRAM 的了解和学习SDRAM : 同步动态随机存储器(Synchronous Dynamic Random Access Memory)1、同步的意思是 :时钟频率与对应控制器(CPU/FPGA)的系统时钟频率相同,并且内部命令的发送与数据传输都是以该时钟为基准2、动态的意思是 :不断的刷新来保证数据不丢失;3、随机存储器的意思是: 读取和写入可以随机指定地址,而不是必须按照严格的线性次序变化。还有一种器件叫原创 2021-09-27 21:29:52 · 2620 阅读 · 1 评论 -
FPGA 37 专题 跨时钟域问题及亚稳态问题的处理方式
FPGA 37 专题 跨时钟域问题及亚稳态问题的处理方式原文学习链接 : https://zhuanlan.zhihu.com/p/368552207原文学习链接:https://www.cnblogs.com/rouwawa/p/7501319.html注:首先声明,这个是基于上述两个链接一个整理学习笔记和一些自己的理解便于我个人解读,以防后续找不到做个备份,如果原作者对此有争议,后面请博主通过博客联系我处理,避免产生一些误会。1、什么叫做始时钟域 假如设计中所有的触发器.原创 2021-09-12 00:39:44 · 654 阅读 · 0 评论 -
FPGA 35 数字密码锁系统设计
FPGA 35 数字密码锁系统设计 本次开始进行一些综合系统的入门设计,本次设计一款按键输入式密码锁,用矩阵键盘输入密码,输入完成后进行密码比对,如密码输入正确则输出开门信号以及灯光指示,如密码输入错误则蜂鸣器进行报警以及灯光指示。系统设计流程如下所示: 通过Key_Board 矩阵键盘按下,输出端口key_Value [3:0]输出按键按下的值,同时输出Key_Flag 信号。Mima_detect 模块将开始接受按键输出的数据进行对比检测。同时通过数码管模块实现输.原创 2021-09-14 16:03:56 · 1038 阅读 · 0 评论 -
FPGA 34 矩阵键盘 模块设计
FPGA 34 矩阵键盘 模块设计 最早的 MCU(即单片机)其 IO 口相对较少,而且用到按键过多的话, 就会占用过多的 IO。 人们为了解决这个问题就引入了“矩阵键盘”。 在矩阵键盘中,每条行线和列线在交叉处都不是直接连同, 而是通过一个按键直接相连,这样以来一个 4*4 的矩阵键盘只需要 8 根控制线就可以完成16 个按键的控制。矩阵键盘工作原理 : 检测矩阵键盘中某一按键是否被按下, 采用的方法是列扫描法。 图中一共有 8条控制线, 4 条行控制线(ROW.原创 2021-09-12 15:12:17 · 2080 阅读 · 0 评论 -
FPGA 33专题 状态机的的设计及工作流程、设计标准
title: FPGAdate: 2020/11/08cover: /img/fpga.pngxcategories: FPGA学习tags: FPGA学习FPGA 31专题 状态机的的设计及工作流程、设计标准基本概念:状态机(FSM : Finite State Machine) : 现在我们工程中使用到的只有 有限状态机,即不论状态有多少个,总是有限的。理论上说是有无限的状态机,但是,在实际的工程中,这个是不存在的。状态机定义 : 指的是,一系列数量有限的状态组成的循环机制。它是.原创 2021-07-24 18:08:53 · 1031 阅读 · 2 评论 -
FPGA 32 专题 阻塞和非阻塞状态的理解
FPGA 学习 09 阻塞和非阻塞状态的理解block_nonblock.v 文件module block_nonblock( Clk , Rst_n, a , b , c , out ); input Clk ; input Rst_n ; input a ; input b ; input c ; // out = a+b+c ; // d = a+b ; // out = d +c ; output reg [1:0]out ; reg [1:0]d ;原创 2020-10-05 17:08:19 · 574 阅读 · 0 评论 -
FPGA31 WM8731 芯片 正弦波音频信号 接口时序(IIC 时序学习)介绍
FPGA31 WM8731 芯片 接口时序(IIC 时序学习)介绍模块信号描述:输入信号:start : start =0 是,待发送数据可以写入到,i2c_data[23:0] 中, start =1 时,数据开始准备此次数据的读写操作。i2c_data[23:0] : 内部包含了4个部分组成, i2c_data[23:17] 写的是i2c 总线的7位器件器地址,i2c_data[16] 表示的是寄存器的读写操作指令,i2c_data[16] =0 表示写操作,i2c_data[16.原创 2021-09-09 18:34:23 · 2916 阅读 · 3 评论 -
FPGA 30 综合数字ADC /DAC 信号发送采集系统设计(综合项目设计)
FPGA 30 综合数字ADC /DAC 信号发送采集系统设计模块名称 : 综合数字ADC /DAC 信号发送采集系统设计主要功能 :本实验设计了一个信号发送和采集系统的设计,在整个系统中,基于原先学习的key_filter 按键滤波模块,adc_12s022 模数转换驱动模块,dac_tlv5618 数模转换驱动模块,DAC_rom_siganl 信号rom存储器控制器模块,FIFO模块、FIFO_send_ctrl FIFO发送控制模块和uart_tx 串口发送模块构成了整个综合的实验系统。.原创 2021-09-02 00:08:08 · 3083 阅读 · 5 评论 -
FPGA 29 ADC(数据采集)模数字转换驱动设计
FPGA 29 ADC(数据采集)模数字转换驱动设计[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-wfZPS8Im-1629962218562)(img/blog_img/fpga/image-20210826112214548.png)]模块名称 : adc_128s022 模数驱动模块设计主要功能 :本实验设计了adc_128s022 数模驱动芯片,通过在ADC_DIN输出端发送配置数据来完成芯片通道的配置和数字电压信号的传输,ADC_DOUT 来获取信号的输入,最原创 2021-09-01 17:17:12 · 2838 阅读 · 0 评论 -
FPGA28 DAC 数模转换驱动模块
FPGA28 DAC 数模转换驱动模块模块名称 : dac_tlv5618主要功能 :本实验设计了dac_tlv5618数模驱动芯片,通过在输入端DAC_DATA[15:0]来完成芯片的配置和数字电压信号的传输.设计流程:我们在这次实验中,在内部通过CLK的时钟分频,来获取驱动DAC芯片的输出时钟DAC_SCLK,通过该时钟,我们进而来设计线性序列机(可以理解一种比较特殊的状态机)来编写SPI的时序,最终根据时序来完成数字信号的发送,最终在输出端口输出我们设置的电压信号。目的:① 学习SPI .原创 2021-08-18 22:53:50 · 1667 阅读 · 0 评论 -
FPGA 27 RGB888的 图片(调用内部rom实现)显示
FPGA 27 RGB888的 图片(调用内部rom实现)显示主要功能 :设计了Image_Send 图片发送模块实现(设计)流程:根据RGB888 屏幕的工作原理以及数据传输协议方式,编写输出信号的发送,进而将我们要显示的图像显示到屏幕上。实验目的 : 在fpga 内部划分出一部分ROM资源,存放一张图片的二进制编码在rom中,通过设计输入端口获取rgb888驱动的X轴和Y轴坐标,根据输入的坐标轴,读取rom中存放的图像像素点,最后输出给屏幕,实现屏幕显示.实验现象 : 通过内部设计一个.原创 2021-08-17 23:20:36 · 992 阅读 · 0 评论 -
FPGA 26 RGB888 简单屏幕显示(demo)测试
FPGA 26 RGB888 简单屏幕显示(demo)测试主要功能 :设计了disp_ctrl_module 的显示测试模块实现(设计)流程:根据RGB888 屏幕的工作原理以及数据传输协议方式,编写输出信号的发送,进而将我们要显示的图像显示到屏幕上。实验目的 : 结合上个小节设计的rgb888 驱动模块,通过该模块输出的rgb888 的X ,Y 坐标,作为输入给本次的数据结果,然后再输出坐标即可。(本次在内部使用的组合逻辑,并没有用到时序逻辑,可以根据实际的情况,设计时序逻辑也是可以的).原创 2021-08-17 22:56:24 · 1157 阅读 · 0 评论 -
FPGA 25 RGB888(兼容RGB565) 屏幕驱动设计
FPGA 25 RGB888(兼容RGB565) 屏幕驱动设计主要功能 :设计了RGB88 的通用驱动模块实现(设计)流程:根据RGB888 屏幕的工作原理以及数据传输协议方式,编写输出信号的发送,进而将我们要显示的图像显示到屏幕上。实验目的 : 直接使用fpga芯片设计RGB88 的驱动,而不是使用屏幕驱芯片来驱动。对于一般的单片机来说,要达到较好的显示效果,必定会占用大量的cpu资源,而fpga 的并行能力则很好的解决了这个问题,由于模块和模块之间的互不影响,所以使用fpga驱动 rgb屏原创 2021-08-14 02:13:23 · 4774 阅读 · 6 评论 -
FPGA 24 工程模块 红外遥控(NEC协议)解码
FPGA 24 红外遥控(NEC协议)解码主要功能 :设计了一个红外 NEC协议的解码模块实现(设计)流程:通过遥控器发送的红外信号,外围红外信号接收传感器对数据进行接收,得到一个在基频上的高低电平的(非方波)的输入信号IIR,fpga内部设计该模块,实现对该信号进行解码,设计一个状态机,最终判断数据解析是否完整接收,进而判断数据是否正确。接收正确以后,数据解析出来的地址和数据,以及本次解析完成的标志信号。实验目的 : ①解决非非方波信号协议的数据解码 ② 状态机判断和时间计数器在状态机中.原创 2021-08-09 20:39:55 · 1661 阅读 · 0 评论 -
FPGA23 PLL 锁相环使用及应用(专题: PLL 的应用场景)
FPGA23 PLL 锁相环使用及应用(专题: PLL 的应用场景)锁相环的作用:①即锁相环的一大作用就是对输入时钟进行分频和倍频,以得到更高或更低频率的时钟信号,以供逻辑电路使用(注:接触过STM32、其它单片机的可能有所了解)。②另外,除了对时钟信号的频率进行调节,还可以对同一PLL生成的多个时钟的相位进行控制,以保证两个时钟域的逻辑工作时有确定的时间(相位)差。应用领域 :①降低功耗 在FPGA系统设计中,几乎所有地方都可以用到PLL,也有些地方是非用到PLL不可。在某些对系统时钟.原创 2021-08-08 17:08:46 · 3358 阅读 · 0 评论 -
FPGA 22 嵌入式块Ram 应用之 FIFO (专题:单时种FIFO 和 双时钟FIFO的使用)
FPGA 22 嵌入式块Ram 应用之 FIFO实验现象:通过在Quartus l软件中调用FifolP核,并进行不同形式的配置,通过仿真来验证其接口时序。知识点:1、FIFO IP核的使用一、什么是FIFO.FIFO的完整英文拼写为First In First Out,即先进先出(也可以理解为程序里面的堆)。FPGA或者ASIC中使用到的FIFO一般指的是对数据的存储具有先进先出特性的一个存储器,常被用于数据的缓存或者高速异步数据的交互。 FIFO从大的情况来分,有两类结.原创 2021-08-08 16:46:09 · 1814 阅读 · 0 评论 -
FPGA21 嵌入式块Ram应用之Rom(Read only memory)
FPGA21 嵌入式块Ram应用之Rom(Read only memory)模块名称: romIP Core主要功能 :调用内部的资源,实现只读功能实验目的 :了解这些芯片专用硬件资源的情况下,将其合理的应用到对应的系统中.主要应用: 系统一些初始化参数的配置的数据,DAC实现的任意信号的发送。实验现象:1、将一组固定的数据(三角波形表)存储在FPGA中使用IP核构建的片上ROM中,开发板上电后,系统开始从ROM中读出数据,并将数据直接通过并口输出。通过使用signalTapⅡl软件实时抓取并原创 2021-08-04 17:42:49 · 912 阅读 · 0 评论 -
FPGA 20 串口收发与存储双口RAM 简易应用系统设计
FPGA 20 串口收发与存储双口RAM 简易应用系统设计主要功能: FPGA 接收到数据后将数据存储在双口 ram 的一段连续空间中,当需要时,按下按键 Key_in,则 FPGA 将 RAM 中存储的数据通过串口发送出去. 另外,使用ROM 以后,即使系统复位,dprom中的数据仍然存在,而不会被清除.实现(设计)流程:本实验属于系统设计,在基于之前的模块进行模块化设计上,调用了 key_filter、uart_tx、uart_rx、dpram的模块,新加入设计了ctrl 信号控制模块,最.原创 2021-08-04 17:13:16 · 931 阅读 · 1 评论 -
FPGA19 嵌入式RAM之双端口RAM 使用和测试
FPGA19 嵌入式RAM之双端口RAM 使用和测试模块名称: dpram() IP Core主要功能 :调用内部的资源,实现数据的读/写功能实验目的 :了解这些芯片专用硬件资源的情况下,将其合理的应用到对应的系统中FPGA 芯片的内部结构:RAM,随机存取序列实验目的及现象:通过串口发送数据到FPGA 中,FPGA接收到数据后将数据存储在双口 ram 的一段连续空间中,通过Quartus 软件提供的In-System Memory Content Editor 工具查看RAM中接收到的数.原创 2021-08-03 17:07:32 · 2069 阅读 · 0 评论 -
FPGA 18 工程模块 uart_Rx串口接收模块设计
FPGA 18 工程模块 uart_Rx串口接收模块设计模块名称: uart_byte_rx IP Core主要功能 :key_in 按键按下,发送一段字符串实现(设计)流程:在波特率设置端口使用查找表实现,波特率时钟计数器的设置,在波特率时钟计数器端口,根据数值产生对应的时钟,同时,读输入的 Rs232_Rx 信号进行采样处理,考虑在工业的应用情况,我们对信号实现16倍信号速率采样,进而判断每个bit的 ’0‘和’1‘ 信号,最后,在内部实现串并转换过程,得到最后的串口数据输出 data_b.原创 2021-07-28 20:38:16 · 770 阅读 · 0 评论 -
FPGA 17 uart_Tx串口 数据流发送顶层(Top design)设计(工程项目)
FPGA 17 uart_Tx串口 数据流发送顶层设计(Top design)模块名称: uart_tx_top主要功能 :key_in 按键按下,发送一段字符串实现(设计)流程: 在设计中,添加按键滤波模块,串口发送模块,并且在内部中设计控制信号,对按键按下的滤波以后的信号进行判断,进而完成对串口数据流的发送控制。实验目的 : ① 了解FPGA的灵活性 ② 设计模块的的封装以及整体架构的设计的一个简单学习过程uart_tx_top.vmodule uart_tx_top(Clk,Rst.原创 2021-07-28 00:46:06 · 641 阅读 · 0 评论 -
PPGA 16 工程模块 uart_Tx串口发送模块设计
PPGA 16 工程模块 设计 uart_Tx串口发送模块设计UART 发送时序图:1、串口数据构成: 一个起始位 start,8个数据位,一个停止位STOPnegedge_cnt =0 ; start = 0 ;negedge_cnt =1 ; DS =bit[0];negedge_cnt =2 ; DS =bit[1];negedge_cnt =3 ; DS =bit[2];串口发送模块有2个主要组件: 1、波特率生成器,生成常用的波特率(如:9600,19200.原创 2021-07-28 00:16:28 · 601 阅读 · 0 评论 -
FPGA 15 基础 基于HC595的动态数码管实现(工程开发)
FPGA 15 基础 基于HC595的动态数码管实现数码管显示驱动魔块(包括内部实现) 如下所示:模块名称 : HEX8主要功能 :本次设计了 8个数码管显示电路,输入数据端,disp_data [31:0]共32位,每4位作为一个数码管的显示数据,这样的话一次输入了8个数码管的数据,数据输出端口,分别输出对应数码管的数据编码信号和对应数据的数码管片选信号。设计流程:我们在这次实验中,为了减少FPGA 端口的占用,因此,我们使用了数据移位的方式来进行显示. 所以,在模块的内部,我们设计了 1Kh.原创 2021-07-27 23:59:46 · 1754 阅读 · 0 评论 -
FPGA 14 按键滤波模块设计实验(有限状态机【FSM】实现)
FPGA学习 11 按键消抖实验key_filter.v文件//定义按键函数端口module key_filter( Clk , Rst_n , key_in , key_flag, //检测按键成功信号 key_state //实时的信号); input Clk ; input Rst_n ; input key_in ; output reg key_flag ; output reg key_state ; //定义状态机 localparam原创 2020-10-05 17:18:12 · 1024 阅读 · 0 评论 -
FPGA 13 基础 状态机学习(简单线性状态机)
FPGA 13 状态机学习(字符串状态机)模块结构:主要功能: 设计了一个判断 “ Hello ” 字符串判断的状态机,当一个数据流中出现了 ”Hello“字符串 ,那么 OUT 的输出电平就会翻转实现(设计)流程:内部设计一个状态机,当时钟上升沿到来的时候,接收data[7:0]的数据流,连续判断是否接收到 ‘Hello’,只要数据流中出现 ‘Hello ’字符,那么输出的OUT的电平进行翻转,否则电平状态不发生改变。注:设计状态机时,每一个状态有个单独的判断标志码(编码),我们在实现状.原创 2021-07-27 22:38:46 · 543 阅读 · 0 评论 -
FPGA 12 基础 调用IP核实现8421BCD码计数器
FPGA 12 调用IP核实现8421BCD码计数器目的: 使用 IP 核实现和自己编写的8421BCD码一样的功能,便于自己在后续开发的时候,可以考虑使用IP核来实现自己的功能。而不是都自己来编写逻辑函数文件。1、选中IP核选项2、创建一个IP核模块,共有3个选项3、选择所需要的IP核模块选中所选的IP核模块,本次选用的是一个 conter模块进行演示配置IP核选项通用配置 1通用配置 2通用配置3仿真库(默认即可 —》 直接 next )总结设置(默认即可)点.原创 2021-07-27 22:35:04 · 1121 阅读 · 0 评论 -
FPGA 11 基础 8421BCD码
FPGA 学习 08 BCD码BCD_Counter.v文件module BCD_Counter( Clk , Cin , Rst_n , Cout , q); input Clk ; input Cin ; input Rst_n ; output Cout ; output [3:0]q ; reg [3:0]cnt ; //always block always@(posedge Clk or negedge Rst_n) if(Rst_n==原创 2020-10-05 17:03:29 · 1407 阅读 · 0 评论 -
FPGA 10 基础 counter IP 核的使用
FPGA 学习 07 counter IP 核的使用counter_tb.v 文件`timescale 1ns/1ns`define clock_period 20module counter_tb ; reg cin ; //进位输入( +1) reg clk; //计数基准时钟 wire cout ; //进位输出 wire [3:0]q ; //计数器输出 counter counter0 ( .cin(cin), .clock(clk), .cout(cou原创 2020-10-05 16:56:39 · 930 阅读 · 0 评论 -
FPGA 09 基础 3 -8 、 4-16 译码器实验
FPGA 学习 05_06 3 -8 、 4-16 译码器实验my_3_8.v 文件module my_3_8(a,b,c,out); input a ; //输入端口 A input b ; //输入端口 B input c ; //输入端口 C output reg [7:0]out; //输出端口 out always@(a,b,c) begin case({a,b,c}) 3'b000: out = 8'b0000_0001 ; //使用 = 赋值,必须要原创 2020-10-05 16:51:04 · 1757 阅读 · 0 评论 -
FPGA 08 基础 蜂鸣器实验音乐谱播放器实验
FPGA 08 基础 蜂鸣器实验音乐谱播放器实验模块名称: music_test主要功能 :每隔一段时间,输出的音调由低到高,且每个音调的发出的声音是固定的。实现(设计)流程: 1、内部一共由3个部分(2个定时器+1个查找表)组成,自左向右分别是: 音频切换循环定时器、音频查找表、音频生成器 ①音频切换循环定时器 : 通过设置内部循环定时器的计数值,保持当前的音调持续一个固定的时间。当每次计数器计数到设置的值以后,产生一个Full_flag 脉冲信号。随后将脉冲信号给音频.原创 2021-07-27 22:00:09 · 1773 阅读 · 3 评论 -
FPGA 07 基础 多功能定时器模块
FPGA 学习 07 基础 多功能定时器模块模块名称: timer主要功能 :通过配置输入端口有3个重要参数:来设置定时器模块实现 一次计数(定时)还是循环计数(定时)功能 CNT_ENABLE : 定时器使能开关(一次计数时,发送一个时钟周期的高电平脉冲信号,循环定时时,直接拉高) MODE : =0 单次定时器计数 =1 循环定时计数 CNT_ARR[31:0] : 计数器重装载值,每次计数器的计数值计数到该位置以后,重新开始计数.原创 2021-07-27 21:54:48 · 1480 阅读 · 1 评论 -
FPGA 06 基础 led流水灯
FPGA 学习 02 led流水灯led_flow.v 文件module led_flow( //端口列表 clk50M , Rst_n , led); // 这里类似与 C 语言的函数定义,也可以使用类似于C语言的定义,如下所示:// module led_flash(input clk50M ,input Rst_n , reg [3:0]led); // 上述可以看到//端口定义 input clk50M ; input Rst_n ;原创 2020-09-29 16:20:44 · 488 阅读 · 0 评论