verilong HDL数字系统设计及仿真第十一章第五版实验

于 2022-12-13 14:45:44 发布
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一、实验要求：用Modlsim进行设计仿真实验

二、实验内容

1、实验书本及实验题目：电子书Verilog HDL (第2版）数字系统设计及仿真 ，第十一章 实验五（流水线的使用）

2、相关内容：本实验要完成一个流水线加法器的设计。

实验内容一:请为此模块编写测试平台，输入的加数和被加数使用随机数产生，请观察得到的仿真波形结果，在输出结果部分的波形是否有你不理解的异常变化?如果有，请分析原因。

实验内容二：请使用三行代码完成四个临时结果的相加操作，要求最后电路实现时，是流水线结构

实验内容三:为该流水线乘法器编写测试模块，验证功能。验证功能无误后，可以利用FPGA来进行硬件测试，请参考实验三的内容来完成整个FPGA设计流程。

实验内容四:将正确的代码下载到FPGA中，观察实际结果。

三、实验目的

1、(1)进一步掌握行为级语法。

(2)掌握流水线的设计思想和设计方法。

(3)学会使用流水线改进设计。

2、实验涉及语法

(1)行为级建模语法。

(2)可综合模型设计部分流水线的概念

四、与实验相关图

1、电路结构图

2ee9582a9fde4293b3e36091aa0aebbe.jpg

 2、FPGA管脚配置图

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