FPGA
lonerzf
这个作者很懒,什么都没留下…
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用 ModelSim PE Student Edition 10.0a 成功仿真
参考文章: http://hi.baidu.com/282280072/blog/item/ff8d88c36502302de4dd3b3c.html 花了我好几天,终于把Quartus II时序仿真给解决了。在仿真时,总是遇到一个奇怪的错误.vsim -vopt原创 2011-08-03 22:09:10 · 4836 阅读 · 0 评论 -
verilog入门小结
1、Verilog HDL语言过程中关于三种常用赋值语句 “=”阻塞赋值语句,相当于串行语句,即所有该类型语句在所在模块内按顺序执行。常用于组合逻辑。“当该语句所在模块结束时,所有带“常用于时序逻辑(寄存器 ). 2、inout outpunt inout 等原创 2011-08-05 17:20:34 · 1389 阅读 · 0 评论 -
Verilog 在单口RAM下的配置。
今天终于又有点小收获。真不错。关于这个配置呢。通过 深入浅出玩转FPGA 系列视频教程的第28讲可以清楚知道怎么配置。现在我把例化文件和测试文件贴上. 先看QuartusII生成的波形图。 先贴上没有带clr信号的吧。简单些.//`include "RAM原创 2011-08-07 00:32:07 · 6163 阅读 · 0 评论 -
FPGA的PLL倍频
配置就不用说了,看“PLL配置详细说明.pdf”即可。测试文件如下: `timescale 1 ns/ 1 nsmodule PLL100_vlg_tst(); reg eachvec;reg areset;reg inclk0;原创 2011-08-14 18:26:22 · 6909 阅读 · 0 评论