数字逻辑与数字系统

最新推荐文章于 2024-08-27 14:44:27 发布

longlifeseelives

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本文详细探讨了数字逻辑中的基础概念，包括码制与数制转换、逻辑函数描述与运算、布尔代数与卡诺图应用、组合逻辑与竞争冒险、时序逻辑中的触发器、计数器和同步时序逻辑分析方法。重点介绍了逻辑门电路如与非门、数据选择器等，并讨论了同步与异步计数器的类型。

摘要由CSDN通过智能技术生成

码：数字状态的组合序列、
组合逻辑：多个开关量在同一时间点上的逻辑组合
时序逻辑：一个或者相互关联的多个开关量在连续时间采样点上逻辑组合
脉冲分为正脉冲和负脉冲，正脉冲为上升沿触发，负脉冲为下降沿触发

第二节数制与码制

数制：进位计数制度；
码制：编码解码的规则。
位权表示法：

数制之间的转换

二——十转换

D= $\sum$ Ki $2^i$

十——二转换

二——十六转换

四位转换

数码

数码：使用一定的数位对进制的基本算符进行编码可以基于隐式规则在数字系统中进行运算，存储和传输。本质特征:可验算性。

基于二进制计算的计算机码制

格雷码：最高位保留，其余位进行异或运算。

正数的补码是它本身，负数的补码是其反码加1。

8421BCD码：只有0-9
余三码：是8421码+0011形成的一种无权码

第三节逻辑函数及其描述

一、逻辑函数

逻辑变量和逻辑函数的取值只可能是0或1
且只有三种最基础的运算：与、或、非。

描述工具

布尔代数法，真值法，逻辑图法，卡诺图法，波形图法，硬件设计语言法（VHDL,Verilog）

二、基本逻辑运算

与运算：F=A $\cdot$ B
或运算：F=A+B
非运算：F= $\overline{A}$
与非运算：F= $\overline{AB}$
或非运算：F= $\overline{A+B}$
异或运算：F=A $\oplus$ B= $\overline{A}$ B+A $\overline{B}$
同或运算：F=A $\odot$ B
逻辑图符

三、逻辑门电路

正逻辑：高电平赋为逻辑“1”，低电平赋为逻辑“0”。例：TTl电平

负逻辑：高电平赋为逻辑“0”，低电平赋为逻辑“1”。例：标准串行接口RS232

三态门：指逻辑门的输出除有高低电平两种状态外，还有第三种状态——高阻状态的门电路。
高阻态相当于隔断状态。三态门都有一个EN控制使能端，控制门电路的通断。

第四节布尔代数

基本定律

重要：分配律：(A+B)(A+C)=A+BC
吸收律：A(A+B)=A, A( $\overline{A}$ +B)=AB, A+B=A+ $\overline{A}$ B
逻辑表达式与逻辑图之间的转换，逻辑表达式的简化，画出简化后的逻辑表达式

缺陷

1.作为理论来说，布尔代数作为符号分析的媒介很合适，但不知道是否化到最简式
2.没有一套完整的方法可循
3.技巧性强，较难掌握

第五节卡诺图

1953年，贝尔实验室的电信工程师，莫里斯 $\cdot$ 卡诺发明

逻辑函数最小项

def：设有n个变量，它们所组成的具有n个变量的”与“项中，每个变量或者以原变量或者以反变量（非变量）的形式出现一次，且仅出现一次，这个乘积项称为最小项。类似可参考离散数学最小项

n个变量具有 $2^n$ 个最小项

任何一个逻辑函数可以写成一组最小项之或。

卡诺图

将n变量的全部最小项各用一个小方格表示，并按循环码排列变量取值组合，将几何相邻的小方格具有逻辑相邻性。
卡诺图是真值表的变形。卡诺图不适合5个以上的变量。
两个相邻的小方格合并，可以消去一个变量；四个相邻小方格合并，消去两个变量。
以下是一个四元卡诺图
\AB
CD |00 01 11 10
00 | 0 1 0 1
01 | 0 0 1 1
11 | 1 1 0 0
10 | 0 1 1 1

第二章组合逻辑

特点：任意时刻的输出状态取决于该时刻输入信号的状态，而与信号作用前电路的状态无关。

分析方法

逐级电平推导法
列出布尔表达式法
数字波形图分析法
列写逻辑电路真值表法

组合逻辑中存在竞争冒险，当逻辑门有两个互补的输入信号同时向相反状态变化时，输出端可能产生过渡干扰脉冲的现象。
产生原因：实际逻辑电路中，信号经过同一电路中的不同路径所产生的时延不同。时延的长短与信号经过的门数、具体逻辑门的时延大小和导线的长短有关。
解决方法：1. 加选通脉冲
2. 修改逻辑设计
判断条件：当某个变量A 同时以原变量和反变量的形式出现，且在一定条件下表达式可简化成 $A$ + $\overline{A}$ 或 $A$ $\overline{A}$ 形式时，则A 的变化可能由于竞争而产生冒险。

$\odot$ 一个逻辑函数可以用不同形式的逻辑电路来实现
与非门和或非门可以作为通用元件
![[与非门或非门转换图.png]]

数据选择器和分配器

$\odot$ 数据选择器MUX，又称：多路转换器/多路开关。是多路输入、单路输出的组合逻辑构件。是一种可以从多个输入信号中选择一个信号进行输出的器件。

74LS00-----四输入与非门
74LS86-----常用的 TTL 2输入端四异或门
74LS10-----三输入与非门

74LS153----双4选1数据选择器，输出原变量
74LS352----双4选1数据选择器，输出反变量
74LS151----8选1数据选择器，输出反变量
74LS150----16选1数据选择器输出反变量
74LS157----四2选1数据选择器，输出原变量
74LS158----四2选1数据选择器，输出反变量

74LS139----2:4译码器
![[74LS139.png]]
74LS138----3:8译码器
![[74LS138.png]]
74LS154----4:16译码器
![[74LS154.png]]

74LS48-----数字显示译码器
74LS85-----四位比较器
74LS283----四位超前进位并行加法器
74LS280----9位奇偶发生器/校验器

第三章时序逻辑

同步时序逻辑：存储电路里所有触发器的状态变化都在同一个控制脉冲CP作用下发生

锁存器

通常把锁存器翻转前的状态称“现态”(PS)，用 $Q^n$ 表示；把在时钟脉冲CLK作用下，锁存器翻转后的状态称次态”(NS)，用 $Q^{n+1}$ 表示。
$\odot$ 锁存器的基本特性
$\odot$ 基本SR锁存器
$\odot$ 门控SR锁存器

门控SR锁存器是在基本SR锁存器的改进：加了一级输入与非门，由允许使能控制信号EN进行控制。EN=1时，锁存器才能允许接受数据输入信号。
先决条件：数据信号S，R先到，使能控制信号EN后到。
![[Pasted image 20231018100547.png]]
使能端决定锁存器的动作时刻
数据输入决定锁存器的转换方向
存储易出错误
74LS373八位D锁存器，——寄存器

触发器

$\odot$ 锁存器虽然能记忆一位二进制数，但接受的输入数据是在允许使能信号EN控制下进行。EN是电平信号,当EN受干扰时（高低变化），待保存的数据可能发生变化。
$\odot$ 触发器是一种同步双稳态器件。

同步是指触发器的记忆状态按时钟脉冲（CLK）规定的起动指示点（脉冲边沿）来改变。
双稳态电路的特点是：在没有外来触发信号的作用下，电路始终处于原来的稳定状态。在外加输入触发信号作用下，双稳态电路从一个稳定状态翻转到另一个稳定状态。由于它具有两个稳定状态，故称为双稳态电路。
时钟上升沿触发即CLK直接接入，下降沿触发即CLK接非门后接入

SR触发器
状态方程： $Q^n$ $*$ $Q$ = $\bar{\bar{S}}$ + $\bar{R}$ $Q^n$

上升沿触发即时钟按下，下降沿触发即时钟弹起
JK触发器
状态方程： $Q^n$ $*$ $Q$ = $J$ $\bar{Q^n}$ + $\bar{K}$ $Q^n$
带强制输入端的JK触发器： $\overline{PRE}$ ——置1端 $\overline{CLR}$ ——置0端
![[四种触发器.png]]