verilog
文章平均质量分 89
longyuzhang
这个作者很懒,什么都没留下…
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FIFO深度
如何确定合理的FIFO深度,以保证数据不会丢失。1、数据速率表示一段时间内有效数据的快慢。如一个16位宽FIFO,写时钟100MHz,读时钟801MHz,假设每4个写时钟有一个写使能,每2个读时钟就有一个读使能。则:写速率: 100MHz*16bit/4=400Mbit/s读速率: 80MHz*16bit.2=640Mbit/s平均速率:指一段时间内平均传输速率,上面例子中,有时10个时钟来一个写使能,有时2个时钟来一个写使能,平均是8个时钟来一个写使能。则其写平均速...转载 2021-03-11 17:00:37 · 2181 阅读 · 0 评论 -
12.3明德杨UART_TX调试经验
根据明德杨的学习资料,一步一步敲写UART_TX代码。发现以下问题总结如下:12.2晚上代码写完后,仿真波形出不来,12.3早上通过查看波形,定位到flag不能变成高电平,计数器就无法工作,tx_begin是时序逻辑flag变成1的条件。always @(posedge clk or negedge rst_n) begin if (rst_n == 1'b0) begin // reset flag <= 0...原创 2020-12-03 11:05:02 · 773 阅读 · 0 评论