FPGA中，同步FIFO，读侧16位，写侧8位的设计，仿真验证成功

基于verilog的不同位宽的同步FIFO设计

工具 quartus13.1

仿真工具modelsimse10.4

参考了两位博主的文章

 

Mr.zhang_FPGA：

基于verilog的同步FIFO设计，

emperor_strange：
FIFO读写侧位数不同的处理

一、同步fifo,读写侧位数不同设计

1、FIFO设计难点及主要参数：

主要参数：fifo深度，fifo宽度，空标志，满状态。

同步FIFO设计难点在于判断FIFO的满状态和空状态。

判断空状态：

我们使用一个count计数器，在读状态时：count来一个时钟减一，计数到0，则为空

判断满状态：

在读状态时：count来一个时钟加一，计数到MAX（MAX为FIFO深度-1），则为满

对于不同位宽的同步FIFO设计

即读写两次分别进行控制，要么设置FIFO宽度与写侧相同，在读侧进行控制；要么设置FIFO宽度与读侧相同，在写侧进行控制。我们在让FIFO宽度和读侧相同，在写侧进行控制。