根据明德杨的学习资料，一步一步敲写UART_TX代码。发现以下问题
总结如下：
12.2晚上代码写完后，仿真波形出不来，12.3早上通过查看波形，定位到flag不能变成高电平，计数器就无法工作，tx_begin是时序逻辑flag变成1的条件。
always @(posedge clk or negedge rst_n) begin
if (rst_n == 1'b0) begin
// reset
flag <= 0;
end
else if (tx_begin) begin
12.3明德杨UART_TX调试经验
最新推荐文章于 2024-03-18 14:57:25 发布
在FPGA项目中，使用Verilog实现UART_TX时遇到问题。通过学习明德杨的资料，发现在tx_begin信号的组合逻辑中，tx_vld与clk对齐导致flag无法正常工作。解决方案是调整tx_vld的波形长度或避免与clk对齐。修改后的tx_begin信号不再影响flag，但引发了新的疑问：tx_begin与tx_vld波形相同是否必要。通过对计数器开始时间的计算，确保了数据传输的正常进行。
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