对于高速信号完整性，一块聊聊啊（20）

高速信号完整性的主要设计和仿真工作，前面已经说的差不多了，其实到后面的一些工作都是总结性质的了，包括一些交付件审查或者checklist等内容，这些大部分不会涉及到具体的设计和仿真了，主要是对提出前期经过设计仿真结果在layout布线或者测试制造后的检查，看是否按照要求去实现了，这部分也是SI工程师对自己工作最后落地的一个检查。

CheckList是一个清单检查

PCB Checklist是指检查和确认PCB布局、设计和生产的所有要素和细节的清单。 在PCB设计和制造过程中，需要遵守许多标准和规范，因为一个小的错误可能会导致整个电路板的失败。

PCB Checklist包括许多要素，如：电阻、电容和电感等器件的正确布局和连接、金属基板的控制和检查、元器件尺寸和封装检验等。还需要确保PCB在制造过程中遵循正确的厚度、型号等细节，确保其耐用性和可靠性。所有的细节必须经过仔细的检查，否则可能会影响电路板的性能，降低其使用寿命。

在PCB设计和制造中，还必须对电路板进行测试和验证，以确保电路板的正常工作。此外，为了确保电路板的安全性，还需要遵循所有相关的安全标准和规范，以确保PCB满足所有必要的要求。

总之，通过完整的PCB Checklist，可以保证电路板的正确性和稳定性，减少PCB制造中的错误和损失，并增加整个生产过程的效率。  

CheckList的一个示例表格

下面贴一个checklist的示例图片，大家大概知道checklist是个什么东西就行了，这个表最重要的是检查结果这一列的填写，主要这也是checklist要做的主要工作，要合适检查是否满足要求或者是否按照要求去做了。

这部分工作很多企业还是通过excel表去实现，有些企业通过搭建研发系统，可以通过线上去实现，也方便去维护，而不是像excel去维护一个表格，然后传来传去容易搞乱套了。

高速设计checklist检查要点

高速PCB设计有很多比较考究的点，包括常规的设计要求、信号完整性的要求、电源完整性的要求、EMC的要求、特殊设计要求等等。本文主要是针对高速电路信号总线做了一些比较常规的要求列举了一些检查要点，其实还可以进一步的细化，比如针对1.6mm板厚的设计，使用的diff-end via的结构是8mil的drill，16mil的pad，40mil的anti-pad，36mil的via间距。这都需要根据实际的情况而定。所以网上很多经验法则都是仅供参考的，包括本文也是如此。

高速信号完整性checklist主要包括：高速信号的反射、高速信号的串扰、电源分配网络中的电源和地噪声、PCB叠层与布局布线设计、DDR相关设计规则。列举一些示例如下：

1、阻抗是否满足设计要求，这主要根据传输线的结构检查确认。不同的总线有不一样的需求。
2、高速信号线不要跨分割布线。
3、拓扑结构是否满足设计要求，对于SerDes总线，基本都是采用的点对点的设计结构，但是对于Memory，会涉及到T-type和Fly-by结构的选择，以及拓扑结构中每一段传输线的结构。
4、差分对内等长是否满足要求。对于速率特别高的总线，尽量满足等相位或者等时的要求。
5、对于特定的总线，其对与对之间等长是否满足要求。
6、高速信号网络不要布在板边，在比较大的散热通道附近也不要有高速信号线。
7、信号线与信号之间的距离是否足够大，使串扰足够小。
8、如果要给高速信号网络包地线保护，那么要有足够的距离（3W），避免因为包地导致新的信号完整性问题。
9、发送端与接收端的信号线距离尽量远，能分层布线最好。
10、在高速电路的PCB板中不要出现浮铜，要么去掉，要么在浮铜上加GND via。
11、高速信号网络的via不易过多，一般除了BGA或者Connector处，其它区域不超过1个，最差不超过2个via，同时要优化via到比较合适的大小。
12、观察高速信号的stub是否足够短，是否需要使用Back-drill。
13、高速信号线在换层时，其via附近是否有伴随GND Via。
14、如果信号线有冗余设计，要确保传输线的stub要足够短，尽量减少信号完整性问题。
15、电源平面的设计是否满足通流的要求。
16、去耦电容的摆放是否合适，一般都是越小容量的电容越靠近芯片的摆放。
17、去耦电容的出线是否满足短而粗的要求。
以上只是之前做产品时做的关于高速产品设计简单SI部分的checklist。对于具体的产品和总线都有布线和结构等具体的要求。